信號發(fā)生器的應用與設(shè)計方案綜述【文獻綜述】

《信號發(fā)生器的應用與設(shè)計方案綜述【文獻綜述】》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。

1、畢業(yè)論文文獻綜述電子信息工程信號發(fā)生器的應用與設(shè)計方案綜述摘要：文章首先簡單介紹了信號發(fā)生器的應用背景與分類，然后對基于CPLD的信號發(fā)生器，多波形信號發(fā)生器和基于FPGA的三相函數(shù)信號發(fā)生器三種應用方案分別介紹了其設(shè)計原理，實現(xiàn)框圖，并對各種方案的優(yōu)缺點進行列闡述，然后進行綜合評價，供讀者們參考。關(guān)鍵詞：信號發(fā)生器；CPLD；DDS；DSP；單片機1.引言當今社會，信號發(fā)生器是電子領(lǐng)域中的最基本、最普通、最廣泛的儀器之一，是工科類電子工程師們進行信號仿真實驗的最佳的工具。信號發(fā)生器是指能產(chǎn)生測試信號的儀器，它又稱為信號源或者振蕩器，用于產(chǎn)生被測電路所需特定參數(shù)的電測試信號[1

2、]。因為它的基本性和通用性，在生產(chǎn)實踐和科技領(lǐng)域尤其是在電子系統(tǒng)設(shè)計，自動控制等領(lǐng)域都能得到廣泛的應用。文章對信號發(fā)生器的應用舉例和設(shè)計進行綜合闡述。2信號發(fā)生器方案概述2.1基于CPLD的信號發(fā)生器基于CPLD的信號發(fā)生器利用了一種頻率合成原理：直接數(shù)字頻率合成（DirectDigitalFrequencySynthesize）技術(shù)[2]，簡稱（DDS）。這個技術(shù)是從相位概念出發(fā)而直接合成所需的波形。DDS的理論基礎(chǔ)則是數(shù)字信號處理當中的奈奎斯特抽樣定理。這個定理規(guī)定：對于一個周期的正弦波的連續(xù)信號，可以沿相位軸方向，以相等量的相位間隔對它進行幅度抽樣，從而得到了一個周期性的

3、正弦信號的離散相位的幅度序列,對模擬幅度進行量化，量化后的幅值則是采用了相應的二進制數(shù)據(jù)編碼[3]。DDS具體的原理框架圖2-1-1如下所示。圖2-1-1DDS基本原理框架圖在實現(xiàn)DDS的過程中，有一個關(guān)鍵的地方，那就是有一個相位累加器。相位累加器是由一個有固定時鐘脈沖取樣的N為相位累加器和一個N位字長的二進制加法器組成。它的結(jié)構(gòu)示意圖2-1-2所表示：圖2-1-2相位累加器結(jié)構(gòu)示意圖輸出波形頻率f0和頻率分辨率fm的計算：M為相位累加器的增量，K為頻率控制字，N為相位累加器位數(shù)。（2-1-1）（2-1-2）我們在計算中可以發(fā)現(xiàn)，DDS的輸出信號頻率和頻率控制字K有關(guān)系，DDS

4、的頻率分辨率和相位累加器字長N有關(guān)系。當K逐漸變大時，f0的最高輸出頻率小于等于fc工作輸出頻率40%的時候，輸出波形的相位的抖動就變得很大了。經(jīng)過多次的實驗，得出這樣的結(jié)論：在實際工作的時候，輸出頻率應該小于fc的1/3，而且當N增大的時候，DDS輸出頻率分辨率也變得精細了。2.2多波形信號發(fā)生器我們傳統(tǒng)的波形發(fā)生器是以模擬分立元件實現(xiàn)，但是產(chǎn)生的波形種類要受到電路硬件的限制，體積龐大，靈活性差，穩(wěn)定性也相對較差。但是采用FPGA器件的話就可以直接實現(xiàn)多種波形信號發(fā)生器，這種波形發(fā)生器具有設(shè)計簡單，頻率穩(wěn)定性高，穩(wěn)定的輸出波形，現(xiàn)場可編程等優(yōu)點，在現(xiàn)代電子設(shè)計中，常常采用FP

5、GA器件來實現(xiàn)多種波形信號發(fā)生器。采用Matlab/DSPBuilder建立模型來實現(xiàn)多種波形信號發(fā)生器，設(shè)計簡單，不需要編程，能根據(jù)需要設(shè)計出對應的多波形信號發(fā)生器[4-7]。多波形信號發(fā)生器數(shù)學模型圖所示：圖2-2-1多波信號器數(shù)學模型在Simulink中進行的仿真是對MDL文件進行仿真，而不是對生成的VHDL代碼[8]進行過仿真。而且生成VHDL描述的是RTL級的，是針對具體的硬件結(jié)構(gòu)的，Matlab的Simulink中的模型仿真是算法級的，這兩種在軟件理解上存在差異。轉(zhuǎn)換后的VHDL代碼的實現(xiàn)與MDL模型描述的情況有可能不全部相符。這時候就需要對生成的RTL級VHDL代

6、碼進行功能仿真。利用ModelSim對多波信號發(fā)生器進行RTL級進行仿真，以驗證多波信號發(fā)生器設(shè)計的正確性，其仿真圖4所示：用ModelSim進行RTL級的VHDL仿真，其模型圖所示：圖2-2-2ModelSim進行RTL級的仿真波形多波形信號發(fā)生器的頂層設(shè)計及仿真結(jié)果：圖2-2-3多波形信號發(fā)生器的頂層原理圖仿真結(jié)果：圖2-2-4QuartusII的仿真結(jié)果由此仿真結(jié)果證明該設(shè)計能夠?qū)崿F(xiàn)多種波形信號的功能。2.3基于FPGA的三相函數(shù)信號發(fā)生器基于FPGA的三相函數(shù)信號發(fā)生器是基于DDS原理，頻率控制字M和相位控制字P來分別控制DDS的輸出波形頻率和相位[9][10]。在整個

7、波形中相位累加器是最核心的，它又一個N位的相位寄存器和一個累加器組成的。每來一個時鐘脈沖時，相位寄存器就以步長M增加，如圖2-3-1所示。圖2-3-1波形產(chǎn)生框圖相位寄存器每次經(jīng)過2N/M個fc時鐘周期后回到初始狀態(tài)，相應的波形經(jīng)過一個循環(huán)回到初始位置，DDS則輸出一個波形。那么輸出的周期T=(2N/M)Tc，它的頻率則是：系統(tǒng)的具體框圖如圖所示：圖2-3-2系統(tǒng)框圖如圖2-3-2所示，系統(tǒng)是由單片機[11]控制模塊，數(shù)模轉(zhuǎn)換模塊，濾波輸出模塊，F(xiàn)PGA波形產(chǎn)生模塊，觸摸屏輸入和液晶顯示模塊