六十進制計數(shù)器

六十進制計數(shù)器

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資源描述:

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1、單擊Next單擊Next單擊Next單擊Next單擊Finish單擊Next建好工程后,新建“VerilogHDLFiles”,步驟如下圖:單擊此按鈕選中VerilogHDLFiles,單擊OK再出現(xiàn)的text編輯窗口中輸入六進制的代碼如下:注意所保存的文件名要和模塊的名字一致然后就是編譯:1.首先將文件置為頂層文件,兩種方式:①快捷鍵“ctrl+shift+J”②菜單欄選中project——>SetasTop_levelentity2.進行仿真:①快捷鍵“ctrl+L”②單擊按鈕③Processing——>StartCompilation編譯成功后就是進行仿真了:新建仿真文件:

2、選擇VectorWaveformFile,單擊OK在左邊空白處,右擊后選擇Insert,再選擇InsertNodeandBus單擊NodeFinder…Filter:選擇Pin:all,單擊list,左邊框中出現(xiàn)頂層文件中的端口,選中需要的端口,單擊中間’>’按鈕,即可導入,單擊OK按快捷鍵“ctrl+S”,保存仿真文件,命名為“cnt6”,之后,菜單欄——>Processing——>simulatorTool:先進行時序仿真,選中mode為Timing,選則input文件為cnt6.vwf,點擊start:時序仿真波形圖如下:單擊“GenerateFunctionalSimul

3、ationNetlist”,單擊start,進行功能仿真:功能仿真波形如下:2.VerilogHDL編寫十進制計數(shù)器:具體步驟同上1,只把代碼截圖和仿真波形截圖附上:時序仿真波形圖如下:功能仿真波形如下圖:2.VerilogHDL編寫譯碼器:具體步驟同上1,只把代碼截圖和仿真波形截圖附上:時序仿真波形圖如下:功能仿真波形如下圖:2.將以上三個模塊級聯(lián)獲得60進制計數(shù)器,顯示在數(shù)碼管上:(1)先將三個模塊生成符號文件,將模塊文件置為頂層文件后,F(xiàn)ile——>Creat/update——>CreatSymbolFilesforCurrentfile(2)新建Blockdiagram/

4、SchematicFiles保存后,將此文件置為頂層文件,進行編譯。(1)設(shè)置管腳:Assignments——>AssignmentsEditor(ctrl+shift+A)設(shè)置后進行編譯。(2)實驗箱上測試程序Tool——>Programmer:實驗上的現(xiàn)象圖如下:各模塊代碼如下:1.Cnt6:modulecnt6(CLK,Q);inputCLK;output[3:0]Q;reg[3:0]Q;always@(posedgeCLK)beginif(Q==5)Q=0;elseQ=Q+1;endendmodule2.Cnt10:modulecnt10(CLK,Q,C);inputCL

5、K;output[3:0]Q;outputC;regC;reg[3:0]Q;always@(posedgeCLK)beginif(Q==9)beginQ=0;C=1;endelsebeginQ=Q+1;C=0;endendendmodule3.Decode:moduledecode(code_in,code_out);input[3:0]code_in;output[6:0]code_out;reg[6:0]code_out;always@(code_in)begincase(code_in[3:0])4'b0000:code_out=7'b0000001;4'b0001:cod

6、e_out=7'b1001111;4'b0010:code_out=7'b0010010;4'b0011:code_out=7'b0000110;4'b0100:code_out=7'b1001100;4'b0101:code_out=7'b0100100;4'b0110:code_out=7'b1100000;4'b0111:code_out=7'b0001111;4'b1000:code_out=7'b0000000;4'b1001:code_out=7'b0001100;default:code_out=7'b1111111;endcaseendendmodule

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