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《密碼鎖設(shè)計(jì)VHDL源程序文檔》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、.........專業(yè)學(xué)習(xí)資料.........2.2系統(tǒng)的輸入、輸出端口以及寄存器清單及說(shuō)明：CLK輸入時(shí)鐘方波信號(hào)端口KIN鍵盤(pán)按鍵輸入端口KOUT鍵盤(pán)完整編碼碼值輸出端口（七位二進(jìn)制數(shù)）KOUT1掃描信號(hào)輸出端口（三位二進(jìn)制數(shù)）SIN鍵盤(pán)消抖輸入端口（七位二進(jìn)制數(shù)）SOUT鍵盤(pán)消抖輸出端口（七位二進(jìn)制數(shù)）LIN鍵盤(pán)按鍵編碼模塊輸入端口（七位二進(jìn)制數(shù)）DF數(shù)字按鍵標(biāo)志寄存器FF功能按鍵標(biāo)志寄存器ND數(shù)字按鍵識(shí)別編碼寄存器NF功能按鍵識(shí)別編碼寄存器LOCK電子密碼鎖上鎖狀態(tài)標(biāo)志寄存器LOCK1電子密碼
2、鎖報(bào)警狀態(tài)標(biāo)志寄存器UNLOCK電子密碼鎖開(kāi)鎖狀態(tài)標(biāo)志寄存器NULL1電子密碼鎖無(wú)密碼狀態(tài)標(biāo)志寄存器DATA電子密碼鎖數(shù)碼顯示數(shù)據(jù)寄存器CAT電子密碼鎖數(shù)碼顯示位選寄存器.專業(yè)學(xué)習(xí)資料.........DISPLAY電子密碼鎖數(shù)碼顯示段選寄存器（十七位二進(jìn)制數(shù)）NUM0、NUM1、NUM2、NUM3數(shù)碼顯示中分位顯示數(shù)據(jù)寄存器DISNUM數(shù)碼顯示段選數(shù)據(jù)寄存器I1數(shù)碼顯示計(jì)數(shù)器SCANS鍵盤(pán)掃描中按鍵完整編碼寄存器SCAN鍵盤(pán)掃描寄存器CNT鍵盤(pán)消抖計(jì)數(shù)器SIN1鍵盤(pán)按鍵鍵值寄存器I鍵盤(pán)掃描計(jì)數(shù)器DF1
3、數(shù)字按鍵狀態(tài)標(biāo)志寄存器ACC鍵盤(pán)數(shù)字輸入暫存器T報(bào)警計(jì)數(shù)器REG電子密碼鎖密碼存儲(chǔ)器NC計(jì)數(shù)器1鍵盤(pán)輸入掃描部分源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_ARITH.ALL;.專業(yè)學(xué)習(xí)資料.........USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_1164.ALL;ENTITYkbscan1isPORT(clk:inSTD_LOGIC;kin:inSTD_LOGIC_VECTOR(3DOWNTO0);---PC7-PC4ko
4、ut:outSTD_LOGIC_VECTOR(7downto0);--PC3--PCkout1:outSTD_LOGIC_VECTOR(3downto0));endkbscan1;architectureaofkbscan1issignalscans:std_logic_vector(7downto0);--PC7--PC0signalscan:std_logic_vector(3downto0);--PC3--PC0signalcnt:integerrange0to140;signalsin1:std
5、_logic_vector(3downto0);.專業(yè)學(xué)習(xí)資料.........signali:integerrange0to3;beginscans<=scan&kin;kout<=scans;kout1<=scan;process(clk)beginif(falling_edge(clk))thenif(i=3)theni<=0;elsei<=i+1;endif;.專業(yè)學(xué)習(xí)資料.........caseiiswhen0=>scan<="0001";when1=>scan<="0010";when2=
6、>scan<="0100";when3=>scan<="1000";endcase;endif;endprocess;Enda;2鍵盤(pán)輸入消抖部分源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;.專業(yè)學(xué)習(xí)資料.........ENTITYxiaodouisPort(clk:inSTD_LOGIC;sin:instd_logic_vector(7downto0);sout:outstd_logic_vector(7downto0));endxiaodou;archite
7、cturebehavioralofxiaodouissignalcnt:integerrange0to120;signalsin1:std_logic_vector(7downto0);beginprocess(clk)beginsin1<=sin;if(rising_edge(clk))then.專業(yè)學(xué)習(xí)資料.........if(sin1=sin)thencnt<=cnt+1;elsesin1<=sin;cnt<=0;endif;if(cnt=120)thensout<=sin;cnt<=0;end
8、if;endif;endprocess;endbehavioral;.專業(yè)學(xué)習(xí)資料.........3鍵盤(pán)輸入編碼部分源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbianmaisPORT(clk:inSTD_LOGIC;lin:inSTD_LOGIC_VECTOR(7DOW
