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1、SoC低功耗設(shè)計(jì)技術(shù)發(fā)展綜述張志敏常曉濤摘要本文系統(tǒng)地總結(jié)了當(dāng)前系統(tǒng)級芯片(SoC)低功耗技術(shù)的基礎(chǔ)研究內(nèi)容、主流的低功耗設(shè)計(jì)技術(shù);針對未來超深亞微米(0.131微米以下)工藝條件下漏電功耗將占主要部分,分析了一種可以有效降低靜態(tài)功耗的IVC技術(shù),并提出系統(tǒng)的多層次立體交叉動(dòng)態(tài)低功耗技術(shù)的調(diào)度思想。關(guān)鍵詞SoC,低功耗設(shè)計(jì),功耗評估,輸入向量控制1引言2自20世紀(jì)90年代后期SoC(SystemonaChip)出現(xiàn)以來,隨著超深亞微米工藝的不斷發(fā)展,以3C融合為特征的后PC時(shí)代給SoC發(fā)展創(chuàng)造了廣闊的發(fā)展空間,也日益引起學(xué)術(shù)界和工業(yè)界的極大關(guān)注。SoC的
2、發(fā)展日新月異,基于SoC的開發(fā)平臺,分享IP核開發(fā)與系統(tǒng)集成成果成為IT行業(yè)發(fā)展的重要趨勢,在此過程中價(jià)值鏈重整導(dǎo)致產(chǎn)品發(fā)3展技術(shù)在關(guān)注面積、延遲、功耗的基礎(chǔ)上,向高成品率、高可靠性、低EMI噪聲、低成本、易用性等轉(zhuǎn)移,功耗成為與面積和性能同等重要的設(shè)計(jì)指標(biāo)。[1]在諸如手持和便攜設(shè)備等產(chǎn)品中,功耗指標(biāo)甚至成為第一要素,如筆記本電腦、PDA、移動(dòng)電話等時(shí)尚消費(fèi)和商務(wù)類電子產(chǎn)品,對電池的供電時(shí)間要求越來越高,高功耗成為延長電池使用時(shí)間突出的制約因素。SoC技術(shù)的發(fā)展使得所有的處理部件集成到單個(gè)芯片成為可能,這些處理部件可以包括多個(gè)不同的處理器核,不同的功能
3、模塊45如DMA,USB等,以及訪存單元甚至模擬單元。SoC芯片中包含了如此眾多的部件,其功耗會全部轉(zhuǎn)化成熱能,使芯片工作溫度升高,加劇硅失效,導(dǎo)致可靠性下降,而快速散熱的要求又會導(dǎo)致封裝和制冷成本提高,設(shè)備體積和重量增加。低功耗設(shè)計(jì)是一個(gè)關(guān)鍵且復(fù)雜的課題,低功耗設(shè)計(jì)與評估技術(shù)已成為SoC的重大挑戰(zhàn)問題之一。在集成電路發(fā)展的歷史上,通過單純在工藝上減小器件尺寸和降低工作電壓來降低功耗已經(jīng)發(fā)揮了很大的作用,不過器件尺寸和工作電壓已經(jīng)逐漸接近其物理極限。隨著工藝技術(shù)的不斷進(jìn)步和電路集成度的不斷提高,功耗已經(jīng)開始成為納米設(shè)計(jì)領(lǐng)域所面臨的最嚴(yán)峻的挑戰(zhàn)。其中漏電功
4、耗所占的比例將逐步擴(kuò)大,從0.13微米開始逐漸[2]明顯,到45納米時(shí)將超過動(dòng)態(tài)功耗,占總功耗的一半以上。因此越來越多的精力將轉(zhuǎn)向漏電功耗(靜態(tài)功耗)的研究。在當(dāng)前超深亞微米工藝下的SoC設(shè)計(jì)過程中,需要在系統(tǒng)級、體系結(jié)構(gòu)級、RTL級、門級,以及最后的版圖級的協(xié)同設(shè)計(jì),才能同時(shí)兼顧提高性能和減少功耗。就當(dāng)前的研究來看,降低功耗的重點(diǎn)都放在降低動(dòng)態(tài)功耗上,這方面的技術(shù)發(fā)展相對成熟,而靜態(tài)功耗在設(shè)計(jì)中一直被忽視,由于工藝發(fā)展的需要,在不遠(yuǎn)的將來這種情況會有很大改變。本文在第二部分分析了SoC低功耗基礎(chǔ)研究內(nèi)容,第三部分對當(dāng)前主要的低功耗設(shè)計(jì)技術(shù)加以介紹,隨后
5、的第6四部分是介紹功耗的評估技術(shù)及用于功耗評估的主流EDA工具,第五部分展望了低功耗技術(shù)未來的發(fā)展趨勢,最后是本文的結(jié)論。1InputVectorControl2Computer,CommunicationsandConsumerelectronics3ElectroMagneticInterference電磁干擾4DirectMemoryAccess內(nèi)存直接訪問5UniversalSerialBus通用串行總線6ElectronicDesignAutomation2SoC低功耗基礎(chǔ)研究內(nèi)容低功耗研究都從分析功耗的來源入手,主要立足于晶體管級,CMOS功
6、耗可分為三部分,一部分是電路在對負(fù)載電容充電放電引起的動(dòng)態(tài)功耗,另一部分是由CMOS晶體管在跳變過程中的短暫時(shí)間內(nèi),P管和N管同時(shí)導(dǎo)通而形成電源和地之間的短路電流造成的功耗,第三部分是由漏電流引起的靜態(tài)功耗。式(1)、(2)是SoC功耗分析[1]的經(jīng)典公式:P=P+P+P(1)SwitchingShortCircuitLeakage2=ACVf+τAVI+VI(2)shortleak其中f是系統(tǒng)的頻率;A是跳變因子,即整個(gè)電路的平均反轉(zhuǎn)比例;C是門電路的總電容;V是供電電壓;τ是電平信號從開始變化到穩(wěn)定的時(shí)間。2.1跳變功耗跳變功耗是由每個(gè)門的輸出端電容
7、充放電形成的,以反相器為例,如圖1所示,設(shè)Vin是周期為T的方波(上升和下降時(shí)間很小,忽略不計(jì)),當(dāng)輸入端Vin從高電平變?yōu)榈碗娖綍r(shí),P管逐漸打開,而N管逐漸閉合,所以電源端Vdd給電容CL充電,Vout逐漸變?yōu)閂dd;當(dāng)Vin從低電平變?yōu)楦唠娖綍r(shí),N管逐漸打開,而P管逐漸閉合,電容CL開始放電到地,從而形成跳變功耗。因此:T/2T11P=i(t)Vdt+i(t)(V?V)dtSwitching∫Nout∫PddoutTT0T/2Vdd0CCLL=VdV+(V?V)d(V?V)∫outout∫ddoutddoutTT0Vdd2=CV/TLdd2=fCV(
8、3)Ldd2一個(gè)周期包含兩個(gè)跳變。輸出端從0變?yōu)?時(shí),電源端損失能量為CLVdd