約束、時序分析的概念3.doc

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1、約束、時序分析的概念很多人詢問關于約束、時序分析的問題,比如:如何設置setup,hold時間?如何使用全局時鐘和第二全局時鐘(長線資源)?如何進行分組約束?如何約束某部分組合邏輯?如何通過約束保證異步時鐘域之間的數(shù)據(jù)交換可靠?如何使用I/O邏輯單元內部的寄存器資源?如何進行物理區(qū)域約束,完成物理綜合和物理實現(xiàn)?為了解決人家的疑難,我們將逐一討論這些問題。(注:以下主要設計時序約束)A時序約束的概念和基木策略時序約束主要包括周期約束(FFS到FFS,即觸發(fā)器到觸發(fā)器)和偏移約束(IPAD到FFS、FFS到OPAD)以及靜態(tài)路徑約束(IPAD到OPAD)等3種

2、。通過附加約束條件可以使綜合布線丁?具調報映射和布局布線過稈,使設計達到時序要求。例如用0FFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘Z前什么時候準備好,綜合布線工具就可以根據(jù)這個約束調整與IPAD相連的LogicCircuitry的綜合實現(xiàn)過稈,使結果滿足FFS的建立時間要求。附加時序約束的一般策略是先附加全局約束,然品對快速和慢速例外路徑附加專門約束。附加全局約束時,首先定義設計的所有時鐘,對務時鐘域內的同步元件進行分組,對分組附加周期約束,然麻對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PADTOPAD路徑附加

3、約束。附加專門約束時,首先約束分組Z間的路徑,然示約束快、慢速例外路徑和多周期路徑,以及其他特殊路徑。B附加約束的基木作用1、提高設計的工作頻率對很多數(shù)字電路設計來說,提高工作頻率非常重要,因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線,以減小邏輯和布線延時,從而提高工作頻率。2、獲得正確的時序分析報告幾乎所有的FPGA設計平臺部包含靜態(tài)時序分析工具,利用這類工具可以獲得映射或布局布線麻的時序分析報告,從而對設計的性能做出評估。靜態(tài)時序分析T具以約束作為判斷時序是否滿足設計要求的標準,因此要求設計者正確輸入約束,以便靜態(tài)時序

4、分析工具輸出正確的時序分析報告。3、指定FPGA/CPLD引腳位置與電氣標準FPGA/CPLD的可編程特性使電路板設計加匸和FPGA/CPLD設計可以同時進行,而不必等FPGA/CPLD引腳位置完全確;E,從而節(jié)省了系統(tǒng)開發(fā)時間。這樣,電路板加工完成后,設計者要根據(jù)電路板的走線對FPGA/CPLD加上引腳位置約束,使FPGA/CPLD與電路板止確連接。另外通過約束還可以指泄I0引腳所支持的接口標準和其他電氣特性。為了滿足LI新月異的通信發(fā)展,刈inx新型FPGA/CPLD可以通過10引腳約束設置支持諸如AGP、BLVDS.CTT、GTL、GTLP、HSTL、

5、LDT、LVCMOS、LVDO、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、POX.SSTL、ULVDS等豐富的10接口標準。另外通過區(qū)域約束還能在FPGA上規(guī)劃備個模塊的實現(xiàn)區(qū)域,通過物理布局布線約束,完成模塊化設計等。C周期(PERIOD)的含義周期的含義是時序屮最簡單也是最重要的含義,其它很多時序概念會因為軟件商不同略有羌異,而周期的概念確是最通用的,周期的概念是FPGA/ASIC時序定義的基礎概念。示面要講到的其它時序約束都是建立在周期約束的基礎上的,很多其它時序公式,可以川周期公式推導。周期約束是一個基本時序和綜合約束,它附加在時鐘

6、網(wǎng)線上,時序分析工具根據(jù)PERIOD約束檢查時鐘域內所冇同步元件的時序是否滿足要求。PERIOD約束會自動處理寄存器時鐘端的反相問題,如果相鄰同步元件時鐘相位相反,那么它們Z間的延遲將被默認限制為PERIOD約束值的一半。如下圖所示,1.dng圖1周期的定義時鐘的最小周期為:TCLK=TCKO+TLOGIC+TNET+TSETUP一TCLKSKEWTCL^SKEW=TCD2-TCD1其屮TCKO為時鐘輸出時間,TLOGIC為同步元件Z間的紐?合邏輯延遲,TNET為網(wǎng)線延遲,TSETUP為同步元件的建立時間,TCLK_SKEW為時鐘信號TCD2和TCD1延遲的

7、并別。D數(shù)據(jù)和時鐘之間的約束為了確保芯片數(shù)據(jù)采樣可靠和下級芯片Z間正確地交換數(shù)據(jù),需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關系(或者內部時鐘和外部輸入/輸出數(shù)據(jù)之間的關系,這僅僅是從采用了不同的參照系爰了)o約束的內容為告訴綜合器、布線器輸入數(shù)據(jù)到達的時刻,或者輸出數(shù)據(jù)穩(wěn)定的時刻,從而保證與下一級電路的時序關系。這種時序約束在Xilinx中用SetuptoOock(edge),Clock(edge)tohold等表示。在Altera里常用tsu(InputSetupTimes)、th(InputHoldTimes)、tco(ClocktoOutDelay

8、s)來表示。很多其它時序T具育接川setup和hol

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