fpga時(shí)序分析時(shí)序約束知識(shí)

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1、一、FPGA時(shí)序分析,時(shí)序約束知識(shí)標(biāo)簽:?時(shí)序?FPGA?知識(shí)?2009-08-0516:47時(shí)序約束目的:一、提高設(shè)計(jì)的工作頻率二、獲得正確的時(shí)序分析報(bào)告(STA:靜態(tài)時(shí)序分析)常用的時(shí)序概念:周期,最大時(shí)鐘頻率、時(shí)鐘建立時(shí)間、時(shí)鐘保持時(shí)間、時(shí)鐘到輸出延時(shí)、管腳到管腳延時(shí)、Slack和時(shí)鐘偏斜(Skew).周期:如圖1是周期示意圖,當(dāng)計(jì)算出Tperiod,那么當(dāng)然fmax=1/Tperiod,fmax是顯示設(shè)計(jì)最重要的性能指標(biāo)之一。時(shí)鐘建立時(shí)間:如圖3所示是時(shí)鐘建立時(shí)間的計(jì)算方法時(shí)鐘保持時(shí)間:同樣利用圖3的模型計(jì)算Th=clkdelay-datadelay+Microhol

2、d注意:前兩個(gè)公式中提到的Microsetup和Microhold一般均是一個(gè)小于1ns的常量。時(shí)鐘輸出延遲:他是指在時(shí)鐘有效到數(shù)據(jù)有效的最大時(shí)鐘間隔如圖4所示Tco=clkdelay+datadelay+Microcoslack:表示設(shè)計(jì)是否滿(mǎn)足時(shí)序的一個(gè)稱(chēng)謂:正的slack表示滿(mǎn)足時(shí)序,負(fù)的slack表示不滿(mǎn)足時(shí)序。保持時(shí)間slack是一個(gè)重要的概念,引起不滿(mǎn)足的主要原因是時(shí)鐘偏斜大于數(shù)據(jù)路徑的偏斜。Quartus2時(shí)序分析工具和優(yōu)化向?qū)В撼S玫娜N時(shí)序約束設(shè)置方法:1通過(guò)Assignment/timingsettings2Assignment/timingwiardto

3、ol3Assignment/Assignmenteditor選擇在圖形界面下完成對(duì)設(shè)計(jì)的時(shí)序約束。一般情況下前兩種是做全局的時(shí)序約束,后一種是做局部的時(shí)序約束,另外還可以通過(guò)修改.qsf文件來(lái)實(shí)現(xiàn)。時(shí)序約束思想:時(shí)序約束一般都是先全局后個(gè)別,如果沖突則個(gè)別的優(yōu)先級(jí)更高。一、將編繹器設(shè)置為時(shí)序驅(qū)動(dòng)編繹,即是指讓編繹過(guò)程盡量向著滿(mǎn)足時(shí)序約束方向努力!assignment/settings/fittersetting.二、全局時(shí)鐘設(shè)置如果在設(shè)計(jì)中只有一個(gè)全局時(shí)鐘,或者所有的時(shí)鐘同頻,可以在Quartus2中只設(shè)置一個(gè)全局時(shí)鐘約束。Assignment/timingsettings三

4、、時(shí)序向?qū)г谟糜泴?duì)時(shí)序約束設(shè)置不熟悉的情況下,可以選擇使用向?qū)?。Assignment/classictiminganalyserwizards.四、可以設(shè)置獨(dú)立時(shí)鐘與衍生時(shí)鐘,衍生時(shí)鐘是由獨(dú)立時(shí)鐘變化而來(lái)的,他是由獨(dú)立時(shí)鐘分頻,倍頻,移相等變化而來(lái)的,可以在設(shè)置中確定二者的關(guān)系A(chǔ)ssignment/settings/timinganalysesetting/classictiminganalysesetting/individualclock。五、通過(guò)assignmenteditor設(shè)置個(gè)別時(shí)鐘約束?Tperiod的計(jì)算公式邏輯延時(shí)與互連延時(shí)時(shí)鐘建立時(shí)間計(jì)算時(shí)鐘到輸出計(jì)算方法

5、二、FPGA設(shè)計(jì)優(yōu)化(資源優(yōu)化)標(biāo)簽:?FPGA?資源?設(shè)計(jì)?2009-08-0712:59當(dāng)我們完成了一個(gè)系統(tǒng)設(shè)計(jì)時(shí),常常會(huì)發(fā)現(xiàn)一些使系統(tǒng)不能滿(mǎn)足要求的問(wèn)題,如速度不夠高,資源不夠用等等,這時(shí)我們就得采用各種方法,使系統(tǒng)盡量能夠滿(mǎn)足要求,即是速度優(yōu)化與資源利用優(yōu)化,今天我想談的是資源利用優(yōu)化!一、在我們編繹工程之前做一點(diǎn)小設(shè)置:???Assignment

6、驅(qū)動(dòng)編繹,F(xiàn)ittereffort先選擇AutoFit。二、資源利用優(yōu)化??1,設(shè)計(jì)代碼優(yōu)化??常用面積優(yōu)化技術(shù)包括(1)模塊時(shí)分復(fù)用(2)改變狀態(tài)機(jī)編碼(3)改變實(shí)現(xiàn)方式??一般狀態(tài)數(shù)比較多的話(huà),采用格雷碼和二進(jìn)制編碼方式使用資源最少,采用獨(dú)熱(one-hot)的編碼方式,由于每個(gè)狀態(tài)用一個(gè)比特表示,所以性能最高。??2,資源重新分配??在FPGA內(nèi)部有一些專(zhuān)用的功能塊,如RAM塊和DSP塊,可以設(shè)置軟件使用這些專(zhuān)用模塊,不僅可以提高性能,而且還可以?xún)?yōu)化資源。??3,網(wǎng)表面積優(yōu)化??如果你是用的第三方綜合工具,可以用ALTERA的WYSIWYG原語(yǔ)再綜合進(jìn)行優(yōu)化。Quart

7、us2資源優(yōu)化顧問(wèn):Tools/ResourceOptimizationAdvisor命令。第十節(jié)Quartus2中RAM與ROM的使用方法與技巧標(biāo)簽:?ROM?RAM?技巧?2009-08-0920:19今天我們來(lái)練習(xí)一下通過(guò)Quartus2中的MegaWizardplug-in來(lái)生成RAM或ROM然后練習(xí)對(duì)他們的使用。一、生成過(guò)程中需要注意的幾點(diǎn):??(1)選擇RAM或ROM的空間大?。?)選擇RAM或ROM的數(shù)據(jù)寬度(3)對(duì)控制信號(hào)的選取是否需要時(shí)鐘使能信號(hào),是否需要輸入輸出清零信號(hào)(4)RAM或

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