針對DDR2-800和DDR3的PCB信號完整性設計.pdf

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1、針對DDR2-800和DDR3的PCB信號完整性設計摘要本文章主要涉及到對DDR2和DDR3在設計印制線路板（PCB）時，考慮信號完整性和電源完整性的設計事項，這些是具有相當大的挑戰(zhàn)性的。文章重點是討論在盡可能少的PCB層數(shù)，特別是4層板的情況下的相關技術，其中一些設計方法在以前已經(jīng)成熟的使用過。1.介紹目前，比較普遍使用中的DDR2的速度已經(jīng)高達800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已經(jīng)高達1600Mbps。對于如此高的速度，從PCB的設計角度來講，要做到嚴格的時序匹配，以滿足波形的完整性，這里

2、有很多的因素需要考慮，所有的這些因素都是會互相影響的，但是，它們之間還是存在一些個性的，它們可以被分類為PCB疊層、阻抗、互聯(lián)拓撲、時延匹配、串擾、電源完整性和時序，目前，有很多EDA工具可以對它們進行很好的計算和仿真，其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比較多。表1:DDR2和DDR3要求比較表1顯示了DDR2和DDR3所具有的共有技術要求和專有的技術要求。2.PCB的疊層（stackup）和阻抗對于一塊受PCB層數(shù)約束的基板（如4層板）來說，其所有的信號線只能走在TOP和BOTTOM

3、層，中間的兩層，其中一層為GND平面層，而另一層為VDD平面層，Vtt和Vref在VDD平面層布線。而當使用6層來走線時，設計一種專用拓撲結(jié)構變得更加容易，同時由于Power層和GND層的間距變小了，從而提高了PI?；ヂ?lián)通道的另一參數(shù)阻抗，在DDR2的設計時必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50Ohms必須被用到所有的單端信號上，且做到阻抗匹配，而對于差分信號，100Ohms的終端阻抗匹配電阻必須被用到所有的差分信號終端，比如CLOCK和DQS信號。另外，所有的匹配電阻必須上拉到VTT，且保持50Ohms，ODT的設置也

4、必須保持在50Ohms。在DDR3的設計時，單端信號的終端匹配電阻在40和60Ohms之間可選擇的被設計到ADDR/CMD/CNTRL信號線上，這已經(jīng)被證明有很多的優(yōu)點。而且，上拉到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70Ohms之間。而差分信號的阻抗匹配電阻始終在100Ohms。圖1:四層和六層PCB的疊層方式3.互聯(lián)通路拓撲對于DDR2和DDR3，其中信號DQ、DM和DQS都是點對點的互聯(lián)方式，所以不需要任何的拓撲結(jié)構，然而列外的是，在multi-rankDI

5、MMs（DualInLineMemoryModules）的設計中并不是這樣的。在點對點的方式時，可以很容易的通過ODT的阻抗設置來做到阻抗匹配，從而實現(xiàn)其波形完整性。而對于ADDR/CMD/CNTRL和一些時鐘信號，它們都是需要多點互聯(lián)的，所以需要選擇一個合適的拓撲結(jié)構，圖2列出了一些相關的拓撲結(jié)構，其中Fly-By拓撲結(jié)構是一種特殊的菊花鏈，它不需要很長的連線，甚至有時不需要短線（Stub）。對于DDR3，這些所有的拓撲結(jié)構都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓撲結(jié)構在處理噪聲方面，具有很好的波形完整性，

6、然而在一個4層板上很難實現(xiàn)，需要6層板以上，而菊花鏈式拓撲結(jié)構在一個4層板上是容易實現(xiàn)的。另外，樹形拓撲結(jié)構要求AB的長度和AC的長度非常接近（如圖2）?？紤]到波形的完整性，以及盡可能的提高分支的走線長度，同事又要滿足板層的約束要求，在基于4層板的DDR3設計中，最合理的拓撲結(jié)構就是帶有最少短線（Stub）的菊花鏈式拓撲結(jié)構。對于DDR2-800，這所有的拓撲結(jié)構都適用，只是有少許的差別。然而，菊花鏈式拓撲結(jié)構被證明在SI方面是具有優(yōu)勢的。對于超過兩片的SDRAM，通常，是根據(jù)器件的擺放方式不同而選擇相應的拓撲結(jié)構。圖3顯示了

7、不同擺放方式而特殊設計的拓撲結(jié)構，在這些拓撲結(jié)構中，只有A和D是最適合4層板的PCB設計。然而，對于DDR2-800，所列的這些拓撲結(jié)構都能滿足其波形的完整性，而在DDR3的設計中，特別是在1600Mbps時，則只有D是滿足設計的。圖2:帶有2片SDRAM的ADDR/CMD/CNTRL拓撲結(jié)構圖3:帶有4片SDRAM的ADDR/CMD/CNTRL拓撲結(jié)構4.時延的匹配在做到時延的匹配時，往往會在布線時采用trombone方式走線，另外，在布線時難免會有切換板層的時候，此時就會添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔

8、的走線，將它們拉直變?yōu)榈乳L度理想走線時，此時它們的時延是不等的，如圖4所示。顯然，上面講到的trombone方式在時延方面同直走線的不對等是很好理解的，而帶過孔的走線就更加明顯了。在中心線長度對等的情況下，trombone走線的時延比直走線的實際延時是要來的小的，而對于帶有過