移位寄存器設計.doc

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時間:2020-07-31

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1、實驗名稱移位寄存器設計一:實驗目的二:實驗所用儀表及主要器材三:實驗原理簡述(源程序、真值表、原理圖)四:實驗測量記錄(數(shù)據(jù)、仿真波形圖及分析、源程序分析、硬件測試實時分析)五:實驗心得(實驗中問題的解決方法等)一:實驗目的(1)掌握移位寄存器電路設計的方法。(2)通過開發(fā)CPLD來實現(xiàn)時序邏輯電路的功能。二:實驗所用儀表及主要器材Max+plus2軟件。三:實驗原理簡述(源程序、真值表、原理圖)(1)環(huán)形計數(shù)器源程序:libraryIEEE;useIEEE.std_logic_1164.all;entityhuanxingisport(clk:instd_logic;load

2、:instd_logic;d:instd_logic_vector(3downto0);q:outstd_logic_vector(3downto0));endentity;architectureshft_reg_archofhuanxingissignalTEMP:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thenifload='1'thenTEMP<=d;elsifTEMP="1000"thenTEMP<=TEMP(0)&TEMP(3downto1);elsifTEMP="0

3、100"thenTEMP<=TEMP(0)&TEMP(3downto1);elsifTEMP="0010"thenTEMP<=TEMP(0)&TEMP(3downto1);elsifTEMP="0001"thenTEMP<=TEMP(0)&TEMP(3downto1);elseTEMP<="1000";endif;endif;endprocess;q<=TEMP;endarchitecture;(2)節(jié)日彩燈源程序:libraryIEEE;useIEEE.std_logic_1164.all;entitycaidengisport(clk:instd_logic;shift:i

4、nstd_logic;q:outstd_logic_vector(3downto0));endentity;architectureshft_reg_archofcaidengissignaltemp:std_logic_vector(3downto0);beginq<=temp;process(clk)beginif(clk'eventandclk='1')thenifshift='1'thencasetempiswhen"0000"=>temp<="1000";when"1000"=>temp<="1100";when"1100"=>temp<="1110";when"11

5、10"=>temp<="1111";when"1111"=>temp<="0111";when"0111"=>temp<="0011";when"0011"=>temp<="0001";when"0001"=>temp<="0000";whenothers=>temp<="0000";endcase;elsecasetempiswhen"0000"=>temp<="0001";when"0001"=>temp<="0011";when"0011"=>temp<="0111";when"0111"=>temp<="1111";when"1111"=>temp<="1110";wh

6、en"1110"=>temp<="1100";when"1100"=>temp<="1000";when"1000"=>temp<="0000";whenothers=>temp<="0000";endcase;endif;endif;endprocess;endarchitecture;狀態(tài)轉換圖:當shift=‘1’時當shift=‘0’時四:實驗測量記錄(數(shù)據(jù)、仿真波形圖及分析、源程序分析、硬件測試實時分析)(1)環(huán)形計數(shù)器(2)節(jié)日彩燈五:實驗心得(實驗中問題的解決方法等)掌握了移位寄存器的設計方法,會通過開發(fā)CPLD來實現(xiàn)時序邏輯電路的功能。實驗時應注意分析出電路的功

7、能,寫出狀態(tài)轉換圖,再進行電路設計。

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