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《實(shí)驗(yàn)十QuartusII簡明教程(簡化).doc》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、實(shí)驗(yàn)十QuartusII簡明教程在本實(shí)驗(yàn)中，我們通過設(shè)計(jì)一個(gè)2輸入與門的例子，學(xué)習(xí)QuartusⅡ軟件的使用。1．文件及工程建立首先為該設(shè)計(jì)(工程)建立一個(gè)目錄，如C:VHDLand2gate，然后運(yùn)行QuartusⅡ6.0，進(jìn)入QuartusⅡ6.0集成環(huán)境。1)新建文件選擇菜單【File】→【New】，出現(xiàn)如圖10-1所示的對話框，在框中選中【VHDLFile】，單擊【OK】按鈕，即選中文本編輯方式。在彈出的編輯窗口中輸入and2gate.VHD源程序。輸入完畢后，選擇菜單【Flie】→【SaveA
2、s】，即出現(xiàn)文件保存對話框。首先選擇存放本文件的目錄C:VHDLand2gate，然后在【文件名】框中輸入文件名and2gate，然后單擊【保存】。即把輸入的文件保存在指定的目錄中。圖10-2是新建的文件and2gate.VHD。本實(shí)驗(yàn)中的and2.VHD源程序如下：--and2gate.VHD源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYand2gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2gate
3、;ARCHITECTUREoneOFand2gateISBEGINy<=aandb;ENDone;圖10-1新建文件類型的選擇框圖10-2新建的文件and2gate.VHD2)新建工程在彈出的窗口(圖10-3)中點(diǎn)擊【是(Y)】確認(rèn)新建工程?；蛘邎?zhí)行【File】→【NewProjectWizard】命令，打開新建工程向?qū)?，將出現(xiàn)如圖10-4所示的對話框。第一欄為工作目錄，第二欄為工程名，第三欄為頂層文件的實(shí)體名（應(yīng)與第二欄工程名保持一致）。圖10-3保存VHD文件后彈出的窗口圖10-4新建工程——工程參數(shù)設(shè)
4、置3)將文件添加到對應(yīng)的工程點(diǎn)擊【Next】將彈出如圖10-5所示的添加文件操作界面，點(diǎn)擊最上面【FileName】右側(cè)的【…】按鈕，找到工作目錄下的and2gate.vhd文件并加入?；蛘邌螕簟続ddAll】按鈕，將工作目錄下的所有VHDL文件加入到此工程中。設(shè)置完成后，單擊【Next】進(jìn)入目標(biāo)器件設(shè)置。4)選擇目標(biāo)芯片在彈出如圖10-6所示的添加文件操作界面，首先在【Family】欄中選擇ACEX1K系列；然后在【Targetdevice】選項(xiàng)框中選擇【Specificdeviceselectedin‘
5、Availabledevices’list】,即選擇一個(gè)確定的目標(biāo)芯片。再在【Availabledevices】列表中選擇具體芯片EP1K100QC208-3。單擊【Finish】完成設(shè)置。2．工程編譯及分析1)全編譯。選擇菜單【Processing】→【StartCompilation】或者按快捷鍵“Ctrl+L”執(zhí)行全編譯。編譯時(shí)下面的【Processing】窗口會顯示編譯過程中的相關(guān)信息，如果發(fā)現(xiàn)警告和錯(cuò)誤，會以深色標(biāo)記條顯示。警告不影響編譯通過，但是錯(cuò)誤編譯不能通過，必須進(jìn)行修改。雙擊【Proces
6、sing】欄中的錯(cuò)誤顯示條文，會彈出對應(yīng)的VHDL文件，光標(biāo)指示到錯(cuò)誤處。在對錯(cuò)誤進(jìn)行分析修改后，再次進(jìn)行編譯，直至排除所有錯(cuò)誤。2)編譯結(jié)果的查看圖10-5添加文件操作界面圖10-6目標(biāo)芯片選擇(1)編譯結(jié)果報(bào)告。全編譯后，先后執(zhí)行主菜單【Processing】下的【Compilationreport】和【TimingAnalyzerTool】子菜單，會分別出現(xiàn)編譯結(jié)果報(bào)告窗口和典型時(shí)序分析窗口，可選擇查看有關(guān)編譯結(jié)果或執(zhí)行【Start】進(jìn)行典型時(shí)序分析。再執(zhí)行主菜單【W(wǎng)indow】下的【TileHori
7、zontally】，就會出現(xiàn)如圖10-7所示的編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告。圖10-7編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告圖10-8RTL視圖和工藝映射視圖(2)電路網(wǎng)表結(jié)果。經(jīng)過邏輯綜合適配后，可以使用網(wǎng)表查看器查看有關(guān)電路網(wǎng)表信息。執(zhí)行主菜單【Tools】=>【NetlistViewers】=>【RTLViewer】和【TechnologyMapViewer】查看RTL視圖和技術(shù)映射視圖。如圖10-8所示。3．工程仿真及分析當(dāng)工程編譯通過之后，必須對其功能和時(shí)序進(jìn)行仿真測試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。1)打
8、開波形編輯器執(zhí)行【File】→【New】命令，在彈出的窗口中選擇【OtherFiles】中的【VectorWaveformFile】項(xiàng)，打開空白的波形編輯器，如圖10-9所示。2)設(shè)置仿真時(shí)間區(qū)域和最小時(shí)間周期將仿真時(shí)間設(shè)置在一個(gè)比較合理的時(shí)間區(qū)域。選擇【Edit】菜單中的【EndTime…】項(xiàng)，在彈出窗口的【Time】欄處輸入【100】，單位選擇【ms】，將多個(gè)仿真區(qū)域的時(shí)間設(shè)為100?ms，單擊【OK】按鈕，
