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《ddr800和ddr3信號(hào)完整性分析》由會(huì)員上傳分享,免費(fèi)在線閱讀,更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、DDR2-800和DDR3在PCB設(shè)計(jì)中的信號(hào)完整性問(wèn)題???本文主要針對(duì)DDR2/DDR3的設(shè)計(jì),SI和PI的各種相關(guān)因素都做了全面的介紹。對(duì)于在4層板里設(shè)計(jì)800Mbps的DDR2和DDR3是可行的,但是對(duì)于DDR3-1600Mbps是具有很大的挑戰(zhàn)性?! £P(guān)鍵詞:DDR2-800DDR3PCB信號(hào)完整性設(shè)計(jì)PCB疊層阻抗 1.前言 目前,比較普遍使用中的DDR2的速度已經(jīng)高達(dá)800Mbps,甚至更高的速度,如1066Mbps,而DDR3的速度已經(jīng)高達(dá)1600Mbps。對(duì)于如此高的速度,從PCB的設(shè)計(jì)角度來(lái)講,要做到嚴(yán)格的時(shí)序匹配,以滿足波形
2、的完整性,這里有很多的因素需要考慮,所有的這些因素都是會(huì)互相影響的,但是,它們之間還是存在一些個(gè)性的,它們可以被分類為PCB疊層、阻抗、互聯(lián)拓?fù)?、時(shí)延匹配、串?dāng)_、電源完整性和時(shí)序,目前,有很多EDA工具可以對(duì)它們進(jìn)行很好的計(jì)算和仿真,其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比較多?! ”?:DDR2和DDR3要求比較 表1顯示了DDR2和DDR3所具有的共有技術(shù)要求和專有的技術(shù)要求。 2.PCB的疊層(stackup)和阻抗 對(duì)于一塊受PCB層數(shù)約束的基板(如4層板)來(lái)說(shuō),其所有的信號(hào)線只能走在TOP和BOT
3、TOM層,中間的兩層,其中一層為GND平面層,而另一層為VDD平面層,Vtt和Vref在VDD平面層布線。而當(dāng)使用6層來(lái)走線時(shí),設(shè)計(jì)一種專用拓?fù)浣Y(jié)構(gòu)變得更加容易,同時(shí)由于Power層和GND層的間距變小了,從而提高了PI?! 』ヂ?lián)通道的另一參數(shù)阻抗,在DDR2的設(shè)計(jì)時(shí)必須是恒定連續(xù)的,單端走線的阻抗匹配電阻50Ohms必須被用到所有的單端信號(hào)上,且做到阻抗匹配,而對(duì)于差分信號(hào),100Ohms的終端阻抗匹配電阻必須被用到所有的差分信號(hào)終端,比如CLOCK和DQS信號(hào)。另外,所有的匹配電阻必須上拉到VTT,且保持50Ohms,ODT的設(shè)置也必須保持在50
4、Ohms?! ≡贒DR3的設(shè)計(jì)時(shí),單端信號(hào)的終端匹配電阻在40和60Ohms之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRL信號(hào)線上,這已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且,上拉到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗,電阻值可能需要做出不同的選擇,通常其電阻值在30-70Ohms之間。而差分信號(hào)的阻抗匹配電阻始終在100Ohms?! D1:四層和六層PCB的疊層方式 3.互聯(lián)通路拓?fù)洹 ?duì)于DDR2和DDR3,其中信號(hào)DQ、DM和DQS都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式,所以不需要任何的拓?fù)浣Y(jié)構(gòu),然而列外的是,在multi-rankDIMMs(DualInL
5、ineMemoryModules)的設(shè)計(jì)中并不是這樣的。在點(diǎn)對(duì)點(diǎn)的方式時(shí),可以很容易的通過(guò)ODT的阻抗設(shè)置來(lái)做到阻抗匹配,從而實(shí)現(xiàn)其波形完整性。而對(duì)于ADDR/CMD/CNTRL和一些時(shí)鐘信號(hào),它們都是需要多點(diǎn)互聯(lián)的,所以需要選擇一個(gè)合適的拓?fù)浣Y(jié)構(gòu),圖2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu),其中Fly-By拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈,它不需要很長(zhǎng)的連線,甚至有時(shí)不需要短線(Stub)?! ?duì)于DDR3,這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的,然而前提條件是走線要盡可能的短。Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面,具有很好的波形完整性,然而在一個(gè)4層板上很難實(shí)現(xiàn),需要6層板以上
6、,而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個(gè)4層板上是容易實(shí)現(xiàn)的。另外,樹(shù)形拓?fù)浣Y(jié)構(gòu)要求AB的長(zhǎng)度和AC的長(zhǎng)度非常接近(如圖2)。考慮到波形的完整性,以及盡可能的提高分支的走線長(zhǎng)度,同事又要滿足板層的約束要求,在基于4層板的DDR3設(shè)計(jì)中,最合理的拓?fù)浣Y(jié)構(gòu)就是帶有最少短線(Stub)的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)?! ?duì)于DDR2-800,這所有的拓?fù)浣Y(jié)構(gòu)都適用,只是有少許的差別。然而,菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在SI方面是具有優(yōu)勢(shì)的。 對(duì)于超過(guò)兩片的SDRAM,通常,是根據(jù)器件的擺放方式不同而選擇相應(yīng)的拓?fù)浣Y(jié)構(gòu)。圖3顯示了不同擺放方式而特殊設(shè)計(jì)的拓?fù)浣Y(jié)構(gòu),在這些拓?fù)浣Y(jié)構(gòu)中,只有A
7、和D是最適合4層板的PCB設(shè)計(jì)。然而,對(duì)于DDR2-800,所列的這些拓?fù)浣Y(jié)構(gòu)都能滿足其波形的完整性,而在DDR3的設(shè)計(jì)中,特別是在1600Mbps時(shí),則只有D是滿足設(shè)計(jì)的?! D2:帶有2片SDRAM的ADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu) 圖3:帶有4片SDRAM的ADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu) 4.時(shí)延的匹配 在做到時(shí)延的匹配時(shí),往往會(huì)在布線時(shí)采用trombone方式走線,另外,在布線時(shí)難免會(huì)有切換板層的時(shí)候,此時(shí)就會(huì)添加一些過(guò)孔。不幸的是,但所有這些彎曲的走線和帶過(guò)孔的走線,將它們拉直變?yōu)榈乳L(zhǎng)度理想走線時(shí),此時(shí)它們的時(shí)延是不等的,如
8、圖4所示。? 顯然,上面講到的trombone方式在時(shí)延方面同直走線的不對(duì)等是很好理解的,而帶過(guò)孔的走線就