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《存儲(chǔ)系統(tǒng)性能-帶寬計(jì)算》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫(kù)。
1、介紹遇到過(guò)很多同行、客戶問(wèn)我：“XXX存儲(chǔ)系統(tǒng)究竟最大支持多少【IOPS】？"，這真不好說(shuō),因?yàn)槭掷锎_實(shí)沒(méi)有測(cè)試數(shù)據(jù)。更何況,IOPS與i/osizexrandom/sequentiaUread/writeratio、Appthreading-modekresponsetimebaseline等諸多因素相關(guān),這些因素組合起來(lái)便可以描述一種類型的1/0,我們稱之為［I/Oprofile］。不同的因素組合得到的10PS都不一樣,通常我們看到的【標(biāo)稱IOPS】都是在某一個(gè)固定組合下測(cè)得的，拿到你自己的生產(chǎn)環(huán)境中，未必能達(dá)到標(biāo)稱值。這也是為什么要做前期的performancean
2、alysis/sizing的緣故。直到有人這樣問(wèn)我："xxx存儲(chǔ)系統(tǒng)究竟最大支持多少【帶寬】？”我愣了下，仔細(xì)想想，硬件性能極限就擺在那，基于bandwidth二Frequency*bil-widlh,而且很多需要的數(shù)據(jù)者0是公開的，東拼西湊應(yīng)該可以算出個(gè)大概。我并不是Performance專家,從未做過(guò)PerformanceConsulting/Sizing方面的工作，最多也只是做過(guò)性能方面的分析/排錯(cuò)，所以這篇文章的準(zhǔn)確性多半存在不靠譜的地方，讀者斟酌著看吧。更多信息在讀文章之前,建議先看一下如下計(jì)算公式和名詞。計(jì)算公式:Real-worldresult=nomina
3、l*70%->我所標(biāo)稱的數(shù)據(jù)都是*70%（性能計(jì)算：LittleLaw&UtilizationLaw）以盡可能接近實(shí)際數(shù)據(jù)，但如果另夕卜提供了由資料獲得的更為準(zhǔn)確的數(shù)據(jù)，則以其為準(zhǔn)。Bandwidth=frequency*bit-widthQPI帶寬：假設(shè)QP1頻率=2.8Ghzx2bits/Hz(doubledatarate)x20(QPIlinkwidth)x(64/80)(databits/flitbi⑸x2(unidirectionalsendandreceiveoperatingsimultaneously)m8(bits/bytc)=22.4GB/s術(shù)語(yǔ)：We
4、stmere->IntelCPU微架構(gòu)的名稱GB/s?>每秒傳輸?shù)腷yteGb/s?>每秒傳輸?shù)腷it數(shù)量GHz->依據(jù)具體操作而言，可以是單位時(shí)間內(nèi)運(yùn)算的次數(shù)、單位時(shí)間內(nèi)傳輸?shù)拇螖?shù)（也可以是GT/s）lbyte=8bitsIOH->I/OHubz處于傳統(tǒng)北橋的位置,是一顆橋接芯片。QPI->QuickPathlnterconnect,Intel前端總線（FSB）的替代者，可以認(rèn)為是AMDHypertransport的競(jìng)爭(zhēng)對(duì)手MCH->MemoryControllerHubz于CPU中的內(nèi)存控制器,與CPU直接通信,無(wú)需走系統(tǒng)總線PCIExpress(Peripheral
5、ComponentInieconnectExpress,PCIe)-—種計(jì)算機(jī)擴(kuò)展總線（Expansionbus），實(shí)現(xiàn)外圍設(shè)備與計(jì)算機(jī)系統(tǒng)內(nèi)咅B(yǎng)硬件（包括CPU和RAM）之間的數(shù)據(jù)傳輸。Overprovisioning-比如48*1Gbpsaccessport交換機(jī)，通常只有4*1Gbpsuplink,那么overprovisioning比=12:1PCI-E2.0每條lane的理論帶寬是500MB/sX58-相當(dāng)于傳統(tǒng)的北橋，只不過(guò)不再帶有內(nèi)存控制器，Codename=TylersburgLane-—條lane由一對(duì)發(fā)送/接收差分線(differentialline)
6、組成,共4根線，全雙工雙向字節(jié)傳輸。一個(gè)PClcslot可以有1-32條lane,以x前綴標(biāo)識(shí)，通常最大是xl6oInterconnect-PCIe設(shè)備通過(guò)一條邏輯連接(interconnect)進(jìn)行通信該連接也稱為L(zhǎng)ink。兩個(gè)PCIe設(shè)備之間的link是一條點(diǎn)到點(diǎn)的通道，用于收發(fā)PCI請(qǐng)求。從物理層面看，一個(gè)link由一條或多條Lane組成。低速設(shè)備使用single-lanelink,高速設(shè)備使用更寬的16-lanelinke相關(guān)術(shù)語(yǔ):address/data/controlline資源共享亠資源仲裁時(shí)鐘方案(ClockScheme)SerialBusPCI-ECap
7、acity:Perlane(eachdirection):vl.x:250MB/s(2.5GT/s)v2.x:500MB/s(5GT/s)v3.0:1GB/s(8GT/s)v4.0:2GB/s(16GT/s)16laneslot(eachdirection):vl.x:4GB/s(40GT/s)v2.x:8GB/s(80GT/s)v3.0:16GB/s(128GT/s)性能是【端到端】的，中間任何一個(gè)環(huán)節(jié)都有自己的性能極限，它并不像一根均勻水管，端到端性能一致。存儲(chǔ)系統(tǒng)顯然是不均衡的->overprovisioning0我將以
