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《fpga_asic-基于fpga的數字復接器的設計》由會員上傳分享，免費在線閱讀，更多相關內容在教育資源-天天文庫。
1、基于FPGA的數字復接器的設計鄧嵐郭勇賴武剛（成都理工大學四川成都610059）摘要：本文提出了基于FPGA技術實現數字復接系統(tǒng)的設計方案，并介紹了有代表性的較簡單的四路同步復接器系統(tǒng)總體設計。硬件電路調試證明，該方案是行之有效的。關鍵詞：FPGA；數字復接技術；位同步；通信原理分類號：TP311,TN919文獻標識碼：BDesignandImplementationofMultiplexSystemwithFPGADENGLanGUOYongLAIWu–gang(ChengduUniversityOfTech
2、nologySiChuanChengDu610059)Abstract：ThispaperputsforwardadesignmethodofdigitalmultiplexsystemwithFPGA，andintroducesthewholesystemoffourbitssynchronousmultiplexing．Furthermore，thehardwarecircuitdebuggingprovesthesystemdesignisfeasible．Keywords:FPGA；Digitalmul
3、tiplextechnology；BitSynchronous；DigitalCommunication一引言在數字通信中,為了擴大傳輸容量和提高傳輸效率,通常需要將若干個低速數字碼流按一定格式合并成一個高速數據碼流流,以便在高速寬帶信道中傳輸。數字復接就是依據時分復用基本原理完成數碼合并的一種技術，并且是數字通信中的一項基礎技術。當今社會是數字話的社會，數字集成電路應用廣泛。而在以往的PDH復接電路中,系統(tǒng)的許多部分采用的是模擬電路,依次有很大的局限性.隨著微電子技術的發(fā)展，出現了現場可編輯邏輯器件(PLD)
4、,其中應用最廣泛的當屬現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD).本文就是用硬件描述語言等軟件與技術來實現一個基于CPLD/FPGA的簡單數字同步復接系統(tǒng)的設計.二基本原理及系統(tǒng)構成1基本原理為了提高信道的利用率,使用多路信號在同一條信道上傳輸時互相不產生干擾的方式叫做多路復用.在時分制的PCM通信系統(tǒng)中,為了擴大傳輸容量，提高傳輸效率,必須提高傳速率.也就是說項辦法把較低傳輸速率的數據碼流變成高速率的數據碼流,而數字復接器就是實現這種功能的設備.數字復接的方法主要有按位復接、按字復接、按幀復
5、接,這里介紹最常用的按位復接。按位復接的方法是每次只依次復接每個支路的一位碼，復接以后的碼序列中的第1是時隙中的地1位表示第1路的第1位碼，第2位表示第2路的第1位碼，依次類推。這種復接方法的特點是設備簡單，要求存儲容量小，較易實現，目前被廣泛采用，但要求各個支路碼速和相位相同，本文也采用該方法。同步復接是指被復接的各個輸入支路信號在時鐘上必須是同步的,即各個支路的時鐘頻率完全相同的復接方式,因此在復接前必須進行相位調整.2系統(tǒng)構成數字復接系統(tǒng)由數字復接器和數字分接器兩部分組成。把兩個或兩個以上的支路數字信號按
6、時分復用方式合并成單一的合路數字信號的過程稱為數字復接，把完成數字復接功能的設備稱為復接器。在接收斷把一路符合數字信號分離成各支路信號的過程稱為數字分離，把完成這種數字分接功能的設備稱為數字分接器。數字復接器、數字分接器和傳輸信道共同構成了數字復接系統(tǒng)。其框圖如下外時鐘同發(fā)定時收定時步圖1數字復接系統(tǒng)框圖調復信道分恢支路整接接復復接器分接器上圖中定時單元給設備提供一個統(tǒng)一的基準時鐘，碼速調整單元是把速率不同的個支路信號，調整成與復接設備定時完全同步的數字信號，四路基群信號先各自經正碼速調整，變?yōu)?.112Mbi
7、t/s的同步碼流。復接器順序循環(huán)讀取四路碼流，并在每幀開頭插人幀定位信號，輸出8.448Mbit/s的標準二次群。另外在復接時還需要插入幀同步信號，以便接收端正確接收各支路信號。分接設備的定時單元從接收信號中提取時鐘，并分送給各支路進行分接，把幀定位信號拋掉，順序循環(huán)分別送人4個碼速恢復單元，扣除插人碼元，恢復成四路2．048Mbit/s的基群信號。三FPGA設計本文意在引薦CPLD/FPGA的設計方法，因此以比較有代表性的較簡單的四路同步復接器作為例子加以研究。本次FPGA設計采用分層設計，頂層為整個系統(tǒng)的原
8、理框圖(見圖1)，用一些符號表示功能塊，然后把每個功能塊分成若干子模塊，各模塊獨立設計，下面就各模塊的設計思想進行詳細介紹。1四路復接器復接電路設計原理簡單的思路同步復接器組成框圖如圖2。為了簡單和容易實現，堅定設計任務要求為：同步時鐘為256kHz,每個時隙為8位，四路支路信碼可通過撥碼開關預置；四路支路信碼以同步復接方式合成一路幀長為32位復用串行碼。其中一個時隙（一路支路信號）作
