正弦波調(diào)制信號(hào)發(fā)

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1、正弦波調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)-160408113朱春鑫-160408123邱術(shù)海正弦波調(diào)制信號(hào)發(fā)生器目錄一、設(shè)計(jì)要求二、設(shè)計(jì)方案三、單元模塊設(shè)計(jì)四、系統(tǒng)軟件設(shè)計(jì)五、系統(tǒng)功能，指標(biāo)參數(shù)1.測(cè)試儀器2.整機(jī)測(cè)試六、設(shè)計(jì)總結(jié)一、設(shè)計(jì)要求1．基本要求（1）制作完成一路正弦波信號(hào)輸出，頻率范圍20Hz～20kHz；（2）具有頻率設(shè)置和頻率步進(jìn)功能，頻率步進(jìn)10Hz；（3）輸出信號(hào)頻率穩(wěn)定度優(yōu)于10-5，用示波器觀察時(shí)無明顯失真；（4）輸出電壓幅度：在10kΩ負(fù)載電阻上的電壓峰-峰值Vopp≥20V；（5）數(shù)字顯示正弦波的電壓有效值

2、、頻率等，電壓有效值精度5%，頻率精度0.1%。2．發(fā)揮部分（1）將正弦波輸出信號(hào)擴(kuò)展到三相輸出，波形無明顯失真，頻率可調(diào)范圍擴(kuò)展到1Hz～30kHz，頻率步進(jìn)1Hz；（2）在上述信號(hào)頻率范圍內(nèi)，任兩相間的相位差在0°～359°范圍內(nèi)可任意預(yù)置，相位差步進(jìn)1°；（3）在1Hz～30kHz頻率范圍內(nèi)，增加矩形波輸出信號(hào)，頻率可任意預(yù)置，頻率步進(jìn)2Hz，頻率精度0.05%；矩形波信號(hào)的占空比可以預(yù)置，占空比步進(jìn)，當(dāng)占空比為時(shí)，誤差≤±；（4）信號(hào)發(fā)生器能輸出載波頻率約為10kHz的調(diào)頻信號(hào)輸出，要求調(diào)制信號(hào)頻率在10

3、0Hz～1kHz頻率范圍內(nèi)可變，用示波器觀察載波信號(hào)無明顯失真；二、設(shè)計(jì)方案方案一：用專用的DDS芯片ADI公司的AD9959，AD9959可以實(shí)現(xiàn)最多16電平的頻率、相位和幅度調(diào)制，還可以工作在線性調(diào)頻、調(diào)相或調(diào)幅模式。AD9959的應(yīng)用范圍包括相控陣列雷達(dá)／盧納系統(tǒng)、儀表、同步時(shí)鐘和RF信號(hào)源，并且有4路帶10位DAC的DDS通道，最高取樣頻率為500MSPS，完全可以滿足題目要求。方案二：FPGA實(shí)現(xiàn)DDS技術(shù)，把DDS中的ROM改用SRAM，SRAM作為一個(gè)波形抽樣數(shù)據(jù)的公共存儲(chǔ)器，只要改變存儲(chǔ)波形信息的數(shù)據(jù)，就

4、可以靈活地實(shí)現(xiàn)任意波形發(fā)生器。方案比較：方案一中使用到專用的DDS芯片，利用專門DDS芯片開發(fā)的信號(hào)源比較多，它們輸出頻率高、波形好、功能也較多，但它們的ROM里一般都只存有一種波形（正弦波），加上一些外圍電路也能產(chǎn)生少數(shù)幾種波形，但速度受到很大的限制，因此使用不是很靈活。用FPGA設(shè)計(jì)DDS電路比采用專用DDS芯片更為靈活。因?yàn)橹灰淖僑RAM中的數(shù)據(jù)，就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。FPGA芯片還支持在線升級(jí)，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，并采用流水線技術(shù)，其系統(tǒng)成本并不會(huì)增加多少，而購買

5、專用芯片的價(jià)格則是前者的很多倍。因此，采用FPGA來設(shè)計(jì)DDS系統(tǒng)具有很高的性能價(jià)格比。因此我們選擇方案一。三、單元模塊設(shè)計(jì)本系統(tǒng)由FPGA、單片機(jī)控制模塊、鍵盤、LCD液晶顯示屏、DAC輸出電路和穩(wěn)壓電源電路構(gòu)成。用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成技術(shù)（DDS），產(chǎn)生正弦波、方波、三角波，合成FSK、ASK、PSK、AM、FM等信號(hào)。采用單片機(jī)ATMAGE128控制直接數(shù)字頻率合成器（DDS）的工作、按鍵及顯示。整個(gè)系統(tǒng)結(jié)構(gòu)緊湊，電路簡單，功能強(qiáng)大，可擴(kuò)展性強(qiáng)1.系統(tǒng)框圖2、FPGA、DDS模塊3、單片機(jī)最小系統(tǒng)級(jí)顯示電路

6、4、DA轉(zhuǎn)換器模塊5、3路OPA452,后級(jí)運(yùn)算放大電路四、系統(tǒng)軟件設(shè)計(jì)1、單片機(jī)顯示控制程序流程圖五、系統(tǒng)功能、指標(biāo)參數(shù)1、系統(tǒng)功能：實(shí)現(xiàn)三相三相正弦信號(hào)輸出從以上數(shù)據(jù)可以得出，系統(tǒng)完全符合指標(biāo)。設(shè)定輸出誤差506Hz505.8Hz0.2Hz1000Hz999.7Hz0.3Hz20548Hz20547.5Hz0.5Hz50000Hz49999.9Hz0.1Hz1、測(cè)試儀器TektronixTDS2024B示波器LuyangYB1731B3ADCPOWERSUPPLY;數(shù)英TFG3150LDDS函數(shù)信號(hào)發(fā)生器2、整機(jī)測(cè)試

7、六、設(shè)計(jì)總結(jié)本設(shè)計(jì)提出了一種使用經(jīng)濟(jì)有效的低頻信號(hào)發(fā)生器的設(shè)計(jì)方法，系統(tǒng)可以實(shí)現(xiàn)各種頻率各種相位的輸出,可以實(shí)現(xiàn)ASK、FSK調(diào)制信號(hào)的輸出，其他的調(diào)制信號(hào)也可在以后系統(tǒng)升級(jí)中需要的時(shí)候設(shè)置，也可在載波位10K模擬調(diào)頻信號(hào)的輸出,調(diào)制信號(hào)在100HZ到1KHZ范圍內(nèi)可調(diào)。系統(tǒng)功能強(qiáng)大，更可以升級(jí)擴(kuò)長，系統(tǒng)DDS部分用的是VerilogHDL和VHDL混合編程實(shí)現(xiàn)，可以很方便的下載到FPGA芯片中測(cè)試，可以得到廣泛的應(yīng)用。附錄BDDS得VHDL程序:libraryieee;useieee.std_logic_1164.al

8、l;useIEEE.STD_LOGIC_arith.all;useIEEE.STD_LOGIC_unsigned.all;usework.sine_lut_pkg.all;packagedds_synthesizer_pkgiscomponentdds_synthesizergeneric(ftw_width:int