Cyclone II代芯片分析

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1、EDA作業(yè)CycloneII代芯片分析班級(jí)：1211自動(dòng)化學(xué)號(hào)：2012118064姓名：英雄有淚-10-/10EDA作業(yè)Cyclone系列芯片是Altera公司推出的新一代低成本、中等規(guī)模的FPGA，其價(jià)格僅為Altera現(xiàn)有主流器件的30%~50%。它通過(guò)去掉DSP塊，MegaRAM，降低LVDS接口速率等指標(biāo)后，可適應(yīng)大多數(shù)設(shè)計(jì)的要求，同時(shí)分擔(dān)用戶所面臨的成本壓力。該芯片采用0.13μm，全銅SRAM工藝，1.5v內(nèi)核，同時(shí)還擁有2910個(gè)邏輯單元到20060個(gè)邏輯單元以及59904位RAM到294912位RAM，這使得它可用于實(shí)現(xiàn)多種復(fù)雜的功能。此外，該芯片還提供了用于

2、時(shí)鐘管理的鎖相環(huán)和用于連接工業(yè)標(biāo)準(zhǔn)外部存儲(chǔ)器的專用I/O接口；而且，多種IP核及Altera發(fā)布的Nios嵌入式微處理器軟核均能在其上實(shí)現(xiàn)。最后，我們具體實(shí)現(xiàn)了一個(gè)基于CycloneFPGA的電子時(shí)鐘的設(shè)計(jì)。可編程器件方面，我們選用的是240管腳PQFP封裝的EP1C12器件；配置時(shí)則是采用主動(dòng)串行配置方案下的EPCS1器件。在此，論文主要講解了板卡的組成、內(nèi)部設(shè)計(jì)及仿真，其中內(nèi)部實(shí)現(xiàn)包括：原理圖、PCB圖的繪制和VHDL程序的編寫(xiě)。Cyclone系列芯片的結(jié)構(gòu)分析Cyclone現(xiàn)場(chǎng)可編程邏輯陣列芯片系列是一款低價(jià)格中等密度的FPGA，采用0.13μm的全銅SRAM工藝，容量從

3、2910個(gè)邏輯單元到20060個(gè)邏輯單元(LEs：LogicElements)，1.5v內(nèi)核。Cyclone的性價(jià)比較高，它提供用于時(shí)鐘控制的鎖相環(huán)（PLLs：Phase-LockedLoops），同時(shí)它還有一個(gè)專用的雙倍數(shù)據(jù)傳輸率（DDR）接口用于滿足DDRSDARM和FCRAM（fastcycleRAM）存儲(chǔ)器的需要，Cylone器件支持多種I/O標(biāo)準(zhǔn)接口，包括數(shù)據(jù)傳輸率可達(dá)311Mbps的LVDS(LowVoltageDifferentialSignaling，低電壓差分信號(hào))和66MHz/32bits的PCI接口，同時(shí)還支持ASSP（Application-specif

4、icStandardProducts）和ASIC（Application-specificIntegratedCircuit）器件。Altera也提供了一種新式的低價(jià)格的串行配置器件用于配置Cyclone芯片。Cyclone的LE每個(gè)LE的可編程寄存器能夠配置成D、T、JK或RS觸發(fā)器，每個(gè)寄存器有數(shù)據(jù)、真正的異步裝入數(shù)據(jù)、時(shí)鐘、時(shí)鐘使能、清零和異步裝入/重置輸入。全局信號(hào)、通用的I/O管腳或任意的內(nèi)部邏輯都能驅(qū)動(dòng)寄存器的時(shí)鐘和清零控制信號(hào)；通用的I/O管腳或者內(nèi)部邏輯能夠驅(qū)動(dòng)時(shí)鐘使能、重置、異步加載和異步數(shù)-10-/10EDA作業(yè)據(jù)。異步加載數(shù)據(jù)輸入來(lái)自于LE的data3輸入

5、。當(dāng)用于組合功能時(shí)，LUT輸出繞過(guò)寄存器直接通到LE的輸出。每個(gè)LE有三個(gè)輸出用于驅(qū)動(dòng)局部和行/列布線資源，而LUT或者寄存器輸出能夠獨(dú)立地驅(qū)動(dòng)這三個(gè)輸出。其中，兩個(gè)LE輸出用于驅(qū)動(dòng)行/列和直接鏈路布線，另一個(gè)用于驅(qū)動(dòng)局部的互連資源，這使得LUT在驅(qū)動(dòng)一個(gè)輸出的同時(shí)寄存器能夠驅(qū)動(dòng)另一個(gè)輸出。這個(gè)特性稱為寄存器打包（registerpacking），它使得器件能將寄存器和LUT用于兩個(gè)獨(dú)立的功能，從而提高了器件的利用率。另一個(gè)特殊的封裝模式允許寄存器輸出反饋回同一個(gè)LE的LUT，從而使得寄存器能夠用它自己的扇出LUT來(lái)進(jìn)行封裝，這為器件適配的改進(jìn)提供了另一種機(jī)制。.LE的操作模式

6、Cyclone的LE能夠工作于下面的兩種模式中：正常模式和動(dòng)態(tài)算術(shù)模式，這兩種模式對(duì)LE資源的使用情況存在差異。每種模式LE均含有八個(gè)輸入——四個(gè)來(lái)自LAB局部互連的數(shù)據(jù)輸入，來(lái)自前一個(gè)LE的carry-in0和carry-in1，來(lái)自前一個(gè)LAB進(jìn)位鏈的LABcarry-in，以及寄存器鏈路。這些輸入被連到不同的目的地以實(shí)現(xiàn)所要求的邏輯函數(shù)。LAB范圍內(nèi)的信號(hào)為寄存器提供時(shí)鐘，異步清零，異步重置/加載，同步清零，同步加載和時(shí)鐘使能控制。這些LAB范圍內(nèi)的信號(hào)在所有LE模式中均存在，而addnsub控制信號(hào)僅在算術(shù)模式中可用。正常模式適合于一般的邏輯應(yīng)用和組合函數(shù)；動(dòng)態(tài)算術(shù)模式

7、用于實(shí)現(xiàn)加法器，計(jì)數(shù)器，累加器和比較器時(shí)非常理想。進(jìn)位選擇鏈在動(dòng)態(tài)算術(shù)模式下，進(jìn)位選擇鏈為L(zhǎng)Es間提供了一種非?？焖俚倪M(jìn)位選擇函數(shù)，它使用冗余進(jìn)位計(jì)算來(lái)提高進(jìn)位函數(shù)的速度。LE被用于并行計(jì)算carry-in的輸出。來(lái)自低次位的carry-in0和carry-in1信號(hào)通過(guò)并行進(jìn)位鏈前饋到高次位，并供給LUT和進(jìn)位鏈的下一部分。進(jìn)位選擇鏈可從LABs中的任一LE開(kāi)始。清零/重置邏輯控制LAB范圍內(nèi)的信號(hào)用于控制寄存器清零和重置信號(hào)邏輯。LE直接支持-10-/10EDA作業(yè)一個(gè)異步清零和重置功能