fpga工程師面試筆試試題

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1、FPGA工程師面試試題001、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)2、什么是同步邏輯和異步邏輯?(漢王筆試)整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘成為同步邏輯?！　《鄷r(shí)鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系.3、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試)線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能.在硬件上,要用oc門來(lái)實(shí)現(xiàn),由于不用oc門可能使灌電流過(guò)大,而燒壞邏輯門.同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻.4、什么是S

2、etup和Holdup時(shí)間?(漢王筆試)5、setup和holdup時(shí)間,區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.(未知)7、解釋setup和holdtimeviolation,畫圖說(shuō)明,并說(shuō)明解決辦法.(威盛VIA2003.11.06上海筆試試題)Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片,這個(gè)T就

3、是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime).建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn)met

4、astability的情況.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間,那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量.8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解,并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除.(仕蘭微電子)9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)在組合邏輯中,由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng).產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.10、你知道那些常

5、用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)RS232負(fù)邏輯-15~-3——1；+3~+15——0；20kbps;雙向，全雙工RS485/422差分傳輸+2~+6——1；-2~-6——0；雙向，半雙工/單向，半雙工；10M常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.TTL,cmos，不能

6、直連　　LVDS:LVDS（LowVoltageDifferentialSignal）即低電壓差分信號(hào)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)?！　CL：（EmitterCoupledLogic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路　　CML:CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。11、如何解決亞穩(wěn)態(tài).(飛利浦-大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可

7、確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上.在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去.12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別.(南山之橋)13、MOORE與MEELEY狀態(tài)機(jī)的特征.(南山之橋)14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域.(南山之橋)15、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍.(飛利浦-大唐筆試)Del

8、ayq,還有clock的delay,寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式.(威盛VIA2003.11.06上海筆試試題)18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).