FPGA工程師面試試題集錦

《FPGA工程師面試試題集錦》由會員上傳分享，免費在線閱讀，更多相關內容在應用文檔-天天文庫。

1、1、同步電路和異步電路的區(qū)別是什么？同步電路是由時序電路（寄存器和各種觸發(fā)器）和組合電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態(tài)變化都是在時鐘的上升沿（或下降沿）完成的。異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫操作控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只有在電路處于穩(wěn)定狀態(tài)是才發(fā)生變化。也就是說，一個時刻只允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的

2、“開始”和“完成”信號使之同步。2、什么是同步邏輯與異步邏輯同步邏輯是時鐘之間有固定的因果關系，異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是“線與”邏輯，要實現(xiàn)它，在硬件上有什么具體要求線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加上一個上拉電阻。（OC門，又稱集電極開路（漏極開路）與非門門電路）4、什么是setup和Holdup時間Setup時間是指建立時間，是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯

3、片，這個T就是建立時間-Setuptime。Holdup時間是保持時間，是指觸發(fā)器的時鐘的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果不滿足建立時間，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。同樣，保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。5、什么是競爭和冒險現(xiàn)象，如何判斷，如何消除在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。由此產生毛刺叫冒險。如果布爾市中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾市的消去項，二是在芯片外部加電容。6、常用的邏輯電平有哪些，TTL與

4、CMOS電平可以互連嗎常用的邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是在12V，有的在5V。CMOS輸出到TTL是可以直接互連的.TTL接到CMOS需要在輸出端口加一個上拉電阻到5V或者12V。（上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！）7、如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內到達一個可確定的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測何時才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種

5、無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：一是降低系統(tǒng)時鐘；二是用反應更快的FF；三是引入同步機制，防止亞穩(wěn)態(tài)傳播；四是改善時鐘質量，用邊沿變化快速的時鐘信號。關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。8、IC設計中同步復位與異步復位的區(qū)別同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。9、MOORE與MEELEY狀態(tài)機的特征。Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關，且只在時鐘邊沿到來時才會有狀態(tài)

6、變化，Meeley狀態(tài)機的輸出不僅與當前狀態(tài)值有關，而且與當前輸入值有關。10、多時域設計中，如何處理信號跨時域不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等?？鐣r域的信號要經過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕

7、時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。11、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。Delay

8、od-setup–hol