FPGA工程師面試筆試題.doc

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1、.word可編輯.FPGA工程師面試試題00同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)什么是同步邏輯和異步邏輯?(漢王筆試)整個設(shè)計(jì)中只有一個全局時鐘成為同步邏輯?！　《鄷r鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。同步邏輯是時鐘之間有固定的因果關(guān)系.異步邏輯是各時鐘之間沒有固定的因果關(guān)系.3、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試)線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能.在硬件上,要用oc門來實(shí)現(xiàn),由于不用oc門可能使灌電流過大,而燒壞邏輯門.同時在輸出端口應(yīng)加一個上拉電阻.4、什么是Setup和Holdup時間?(漢王筆試)5、setup和holdup時間,區(qū)別.

2、(南山之橋)6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化.(未知)7、解釋setup和holdtimeviolation,畫圖說明,并說明解決辦法.(威盛VIA2003.11.06上海筆試試題)Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應(yīng)提前時鐘上升沿(如上升沿有效)T時間到達(dá)芯片,這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時間是指觸發(fā)器的時鐘信號

3、上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器..專業(yè).專注..word可編輯.建立時間(SetupTime)和保持時間(Holdtime).建立時間是指在時鐘邊沿前,數(shù)據(jù)信號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間.如果不滿足建立和保持時間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會出現(xiàn)metastability的情況.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間,那么超過量就分別被稱為建立時間裕量和保持時間裕量.8、說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解,并舉例說明競爭和冒險(xiǎn)怎樣消除.(仕蘭微電子)9、什

4、么是競爭與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時,導(dǎo)致到達(dá)該門的時間不一致叫競爭.產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)RS232負(fù)邏輯-15~-3——1；+3~+15——0；20kbps;雙向，全雙工RS485/422差分傳輸+2~+6——1；-2~-6——0；雙向，半雙工/單向，半雙工；10M常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL

5、是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.TTL,cmos，不能直連　　LVDS:LVDS（LowVoltageDifferentialSignal）即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)?！　CL：（EmitterCoupledLogic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路　　CML:.專業(yè).專注..word可編輯.CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好

6、的，減少了外圍器件，適合于更高頻段工作。11、如何解決亞穩(wěn)態(tài).(飛利浦-大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài).當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時,既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上.在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去.12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別.(南山之橋)13、MOORE與MEELEY狀態(tài)機(jī)的特征.(南山之橋)14、多時域設(shè)計(jì)中,如何處理信號跨時域.(南山之橋)15、給了reg的setup,hold時間,求中間組合邏輯的d

7、elay范圍.(飛利浦-大唐筆試)Delayq,還有clock的delay,寫出決定最大時鐘的因素,同時給出表達(dá)式.(威盛VI