2、(1)計時器能顯示Is的時間，故提供給計時器內部定時的時鐘脈沖頻率應大于10Hz。(2)計時器計時長度為3600秒，在一般計時應用中足夠了，設計一個4位LED數碼顯示“秒表”，顯示時間為3600—00秒，每秒自動加一，精度為1。(3)設置復位和中斷鍵，中斷鍵可以停止計時，顯示計時長度，復位開關用來使計時器清0，并作好清0準備。復位開關可以在任何情況下使用，在計時過程中，只要按一下復位幵關，計時進程就終止，并對計時器清零。二、硬件設計(描寫:硬件總框圖，工作原理，工作過程等)硬件總框圖：USBFT245MAX3128EPCS16USBUSBISP1362個
3、OEP2C35個4/1/vSDRAMSRAMFLASHFLASHSW1swo時鐘一＞基準時鐘V復位—計數器動態(tài)顯示譯碼j＞顯示工作原理：1)本設計可分為六個主要模塊：(1)鍵輸入消抖模塊(2)時鐘分頻電路模塊(3)控制電路模塊(4)計時電路模塊(5)存儲器模塊(6)動態(tài)掃描譯碼顯示模塊各個輸入/輸出端口的作用如下：(1)CLK為外部時鐘信號，CLR為復位信號。(2)SWO為終端按鍵，按下此按鍵可停止計數(2)SW1為復位鍵，用于復位以及從觀看記錄模式切換回計時模式用。(3)led0，ledlJed2，led3，led4，led5Jed6，led7數碼管
4、輸入信號2)消抖模塊秒表面板上有2個按鍵：SW1(復位)鍵，SWO(啟停)鍵。因為設計采用的是機械式的按鍵，由于存在機械觸動的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會馬上斷開。因而在閉合及斷開按鍵的瞬間均伴隨有一連串的抖動。抖動時間的長短由按鍵的機械特性決定，一般為5-10mso按鍵的閉合穩(wěn)定時間的長短由操作人員的按鍵動作決定，一般為零點幾秒至數秒。按鍵抖動會引起被誤讀多次。為確保FPGA對鍵的閉合僅作一次處理，必須去除按鍵抖動。通常在按鍵較少時可用硬件方法消除抖動，一般采用RS觸發(fā)器作為常用的消抖電路，如果按鍵較多時，常用軟件消
5、除抖動。在EDA的設計應用中，軟件消抖的方法即可使用RS觸發(fā)器進行消抖，也可通過檢測按鍵按下的時間進行消抖。本模塊描述的防抖動電路屬于計數器型防抖動電路。其工作原理是，輸入一個50MHZ的時鐘信號，設置一個模值為4的控制計數器，在人工按鍵I＜EY=‘0’時，執(zhí)行加1計數，如連續(xù)4次檢測到低電平則JSQ=3,即當JSQ=3時輸出低電平，4次以上檢測到低電平，JSQ依然等于3,也一直輸出低電平，這就確保了當按鍵信號持續(xù)低電平6MS以上按鍵信號才有效，抖動期間的低電平持續(xù)時間不足以輸出低電平。如沒有連續(xù)4次以上檢測到低電平，則JSQ清零。如檢測到高電平，JSQ
6、也清零，這就導致了在抖動期間不可能輸出低電平，唯有在穩(wěn)定期間才可能輸出低電平，因此防抖動得以實現。因為消抖電路后接的是同步設計的控制模塊，故需要將輸出信號的長度變?yōu)閮蓚€周期的控制模塊同步時鐘的長度，因此在輸出電路后，再接入一個20MHZ的CLK2信號，當輸出從1變?yōu)?時，在時鐘跳變沿，輸出低電平0,在下一個時鐘跳變沿則變?yōu)?，在當輸出為1時，則一直輸出1，也就是不論輸出為多長的低電平，經過此部分同步變化后，只會輸出兩個周期CIX2的低電平輸出，以供控制模塊使用。1)時鐘分頻電路模塊在基于EDA技術的數字電路系統設計中，分頻電路應用十分廣泛。常常使用分頻電
7、路來得到數字系統中各種不同頻率的控制信號。所謂分頻電路，就是將一個給定的頻率較高的數字輸入信號經過適當處理后，產生一個或數個頻率較低的數字輸出信號。分頻電路本質上是加法計數器的變種，其計數值由N=FIN(輸入頻率)/FOUT(輸出頻率)決定，其輸出不是一般計數器的計數結果，而是根據分頻常數對輸出信號的高，低電平控制。本設計需要一個計時范圍為0——3600秒的秒表，首先需要獲得一個比較精確的計時基準信號，這里時周期為1/lOOs的計時脈沖，采用一個時鐘信號源50MHZ經50萬倍分頻后獲得一個精確的100HZ的脈沖來作為計數器的時鐘信號CLKlOOhz,數碼
8、管的掃描頻率采用經2000倍分頻后的10000HZ的脈沖CLK_OUT2,按鍵消
