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《eda數(shù)字秒表的設(shè)計》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、實驗一MAX+PLUSII使用（簡單邏輯電路設(shè)計與仿真）一．實驗?zāi)康?．學(xué)習(xí)并掌握MAX+PLUSIICPLD開發(fā)系統(tǒng)的基本操作。2．掌握簡單邏輯電路的設(shè)計方法與功能仿真技巧。二．實驗儀器設(shè)備1．PC機(jī)，1臺2．MAX+PLUSIICPLD軟件開發(fā)系統(tǒng)，1套三．實驗預(yù)習(xí)要求1．預(yù)習(xí)教材中的相關(guān)內(nèi)容；2．預(yù)習(xí)老師教學(xué)演示的相關(guān)內(nèi)容；3．閱讀并熟悉本次實驗內(nèi)容。四．實驗內(nèi)容用原理圖設(shè)計一個1位二進(jìn)制的全加器（由兩個1位二進(jìn)制半加器構(gòu)成）并進(jìn)行電路功能仿真與驗證。五．實驗操作步驟（1）開機(jī)，進(jìn)入MAX+PLUSII開發(fā)系統(tǒng)；（2）在D盤建立自己的目錄（注意要以英文命名）；（3）在主菜單中
2、選NEW，從輸入文件類型選擇菜單中選圖形編輯文件輸入方式，見圖1-1。圖1-1輸入文件類型選擇菜單4）在空白屏幕上雙擊，從元件庫中確定并選擇基本元件。注意：從prim子目錄中選擇輸入引腳input和輸出引腳output和相應(yīng)的門電19路。見圖1-2。圖1-2符號元件庫選擇目錄（5）在圖形編輯窗口完成電路的連線及對引腳的命名。圖1-31位半加器的電路19（6）打開FILE主菜單，選擇SAVEAS，將畫好的線路圖以自己設(shè)定的某個名稱保存在自己的目錄下（文件的擴(kuò)展名必是.gdf?）。（7）并將該設(shè)計文件指定成項目文件（選擇菜單“FILE”→project→setprojecttocurr
3、entfile).（8）對所設(shè)計的電路進(jìn)行編譯。（選擇菜單“FILE”→project→save&compile）.編譯成功會彈出如下信息。（9）軟件仿真。在圖1-1新建仿真波形文件，后綴名.SCF。出現(xiàn)圖1-4的仿真波形編輯界面。圖1-4仿真波形編輯界面19（10）雙擊Name下方的空白處，在彈出的對話框中點擊“List”按鈕，添加輸入、輸出節(jié)點。選擇輸入節(jié)點A，點OK，再選擇輸入節(jié)點B，點OK。以此類推，將輸入輸出節(jié)點添加好。（11）在時鐘輸入端處設(shè)置好輸入端口A、B方波脈沖，點擊屏幕左側(cè)，彈出對話框中，設(shè)置時鐘周期，A為100ns,B為150ns。1912）設(shè)置好的輸入波形如
4、圖如示。（（13）保存后，（選擇菜單“FILE”→project→save&simulate）.點擊仿真按鈕，就可以進(jìn)行波形仿真，以驗證電路的邏輯功能。自己完成一位二進(jìn)制全加器的設(shè)計與驗證：1、用上面完成的半加器電路形成自定義元件（選擇菜單FILE→CreateDefaultSymbol）2、一位二進(jìn)制全加器電路原理圖的設(shè)計，見下圖191、存盤編譯；2、進(jìn)行波形仿真，驗證電路；一．實驗報告（見附1參考格式）1．統(tǒng)一格式，A4紙雙面打印。（實驗報告格式見附1）2．各部分電路的電路原理圖或VHDL源程序。3．仿真結(jié)果及分析。4．19實驗二數(shù)控分頻器設(shè)計與仿真一．實驗?zāi)康?．學(xué)習(xí)并掌握M
5、AX+PLUSIICPLD開發(fā)系統(tǒng)的操作技巧。2．掌握數(shù)字邏輯電路的設(shè)計方法與功能仿真技巧。3．學(xué)習(xí)VHDL源程序的編寫調(diào)試方法。二．實驗儀器設(shè)備1．PC機(jī)，1臺2．MAX+PLUSIICPLD軟件開發(fā)系統(tǒng)，1套三．實驗預(yù)習(xí)要求1．預(yù)習(xí)教材中的相關(guān)內(nèi)容；2．編寫好數(shù)控分頻器VHDL源程序。四．實驗內(nèi)容用VHDL設(shè)計一個數(shù)控分頻器電路，并進(jìn)行功能仿真與驗證，要求預(yù)置數(shù)為（2~16），使輸入時鐘信號根據(jù)預(yù)置數(shù)的不同，實現(xiàn)2~16分頻。五．實驗操作步驟（1）開機(jī)，進(jìn)入MAX+PLUSIICPLD開發(fā)系統(tǒng)；（2）在D盤建立自己的目錄（注意要以英文命名）；（3）在主菜單中選NEW，從輸入文件
6、類型選擇第3項文本編輯輸入方式，19（4）輸入VHDL源程序并保存，后綴名為.VHD。（5）檢查修改語法錯誤。（6）編譯.（7）建立仿真波形，進(jìn)行電路邏輯功能驗證。六．實驗報告1.統(tǒng)一格式，A4紙雙面打印。2.VHDL源程序。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydiv3clkisport(clk:instd_logic;outclk:outstd_logic);enddiv3clk;architectureart1ofdiv3clkisbeginprocess(clk
7、)variablecounter:std_logic_vector(1downto0);beginifclk'eventandclk='1'thenifcounter="10"thenoutclk<='1';counter:="00";elseoutclk<='0';counter:=counter+1;endif;endif;endprocess;endart1;193.仿真結(jié)果及分析。19實驗三譯碼器電路設(shè)計仿真與下載一．實驗?zāi)康?．學(xué)習(xí)并掌握MAX+PLUSII
