在fpga上實(shí)現(xiàn)matlab和simulink的算法

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1、在FPGA上實(shí)現(xiàn)MATLAB和Simulink的算法趙志宏（JohnZhao）全球產(chǎn)品市場(chǎng)部經(jīng)理?2015TheMathWorks,Inc.1基于模型的設(shè)計(jì)RESEARCHREQUIREMENTS?快速驗(yàn)證理論和算法的正確性DESIGN?根據(jù)實(shí)現(xiàn)的要求搭建系統(tǒng)構(gòu)架Testbench&AlgorithmsTEST&VERIFICATIONBehavioralModelPrototypeModel?直接產(chǎn)生可讀的代碼?快速進(jìn)行性能和資源的優(yōu)化IMPLEMENTATIONC,C++VHDL,Verilog?復(fù)用算法的測(cè)試平臺(tái)和數(shù)據(jù)ARMFPGA?支持多種工業(yè)測(cè)試標(biāo)準(zhǔn)INTEGRATION2HD

2、L代碼產(chǎn)生和驗(yàn)證?代碼產(chǎn)生MATLAB?andSimulink?–可讀的VHDL或VerilogAlgorithmandSystemDesign–為主頻和資源進(jìn)行優(yōu)化的多種選項(xiàng)?驗(yàn)證HDLCoderLinkforModelSimHDLVerifier–產(chǎn)生RTL測(cè)試平臺(tái)–與ModelSim或Incisive聯(lián)合仿真Generate?設(shè)計(jì)自動(dòng)化–集成了Xilinx或Altera的綜合工具Verify–可對(duì)主頻和資源進(jìn)一步優(yōu)化–支持很多XilinxandAltera的開(kāi)發(fā)板卡HDLFPGAASIC3演示實(shí)例請(qǐng)仔細(xì)觀察?怎樣用Simulink搭建和仿真你的算法?怎樣迅速產(chǎn)生HDL代碼?代碼可讀

3、性如何?怎樣迅速把代碼綜合到Xilinx的芯片上?怎樣提高代碼的效率4還記得剛剛演示的功能嗎？5按鈕式工作流程HDLWorkflowAdvisor全自動(dòng)化的工作流程?從模型到FPGA實(shí)現(xiàn)和時(shí)序分析6模型和代碼的雙重追蹤性（Traceability）7資源使用預(yù)估8找出關(guān)鍵路徑MATLAB?andSimulink?HDLCoderHDLReportsSynthesisBits在算法結(jié)構(gòu)中直接看到實(shí)現(xiàn)后的關(guān)鍵路徑FPGA9滿足時(shí)序約束分布式管道寄存器（DistributedPipelining）?分布式管道寄存器(在模型中重定時(shí))?在需要時(shí)自動(dòng)補(bǔ)償延遲?用戶可約束式重定時(shí)RegisterRe

4、gisterRegisterSmallercriticalpath10滿足資源約束資源共享（ResourceSharing）11集成已有HDL代碼在Simulink用黑箱的功能嵌入已有代碼在Simulink中設(shè)置已有代碼的接口信息12應(yīng)用高級(jí)的算法模塊13視覺(jué)HDL工具箱（VisionHDLToolbox）設(shè)計(jì)并實(shí)現(xiàn)視頻圖像處理的算法?模擬算法在實(shí)現(xiàn)后的特性–提供基于像素的模塊庫(kù)–提供幀和像素流的自動(dòng)轉(zhuǎn)換–支持標(biāo)準(zhǔn)的和定制的圖像格式?在FPGA或SoC上建快速原型–(用HDLCoder)可產(chǎn)生高效、可讀的HDL代碼–(用HDLVerifier)進(jìn)行FPGA在環(huán)測(cè)試和仿真加速14工具箱提供

5、的模塊庫(kù)（基于像素的模塊）?圖像分析和加強(qiáng)?統(tǒng)計(jì)–邊緣檢測(cè)，中值濾波–直方圖?圖像轉(zhuǎn)換器–圖像統(tǒng)計(jì)–色度重采樣,顏色空間轉(zhuǎn)換?輸入輸出接口–去馬賽克插補(bǔ)–幀到像素轉(zhuǎn)換–Gamma校正–像素到幀轉(zhuǎn)換?圖像濾波器?其他實(shí)用功能–圖像濾波器，中值濾波器–像素流控制總線產(chǎn)生器?圖像形態(tài)運(yùn)算–像素流控制總線選擇器–擴(kuò)張,侵蝕,–開(kāi)、閉15建立自己的支持像素流的模塊?采用文檔中解釋的像素流控制總線的協(xié)議和時(shí)序?使您的模塊的接口和像素流控制總線匹配16其他支持HDL代碼產(chǎn)生的高級(jí)模塊?濾波–Biquad–Interpolator/Decimator–LMS?無(wú)線通訊–FFT,NCO–QAM,BPSK,

6、QPSK–Viterbi,Convolutional,RS,Turbo17用MATLAB代碼編寫(xiě)你自己的模塊18產(chǎn)生XilinxVivadoIP核?直接從MATLAB和Simulink產(chǎn)生可移植和復(fù)用的IP核?包含AXI4接口，直接連接Zynq的ARM處理器?產(chǎn)生的IP核可直接集成入XilinxIPCatalogAlgorithmAXI4-LitefromExternalAXI4AccessibleMATLAB/PortsRegistersSimulinkProgrammableLogicIPCore19產(chǎn)生AlteraIP核?直接從MATLAB和Simulink產(chǎn)生可移植和復(fù)用的IP核

7、?包含AXI4接口，直接連接AlteraSoC的ARM處理器?產(chǎn)生的報(bào)告文檔a可做IP核數(shù)據(jù)表?與Altera的Qsys綜合工具緊密集成20怎么驗(yàn)證產(chǎn)生的代碼？21HDL驗(yàn)證?產(chǎn)生獨(dú)立的測(cè)試平臺(tái)和測(cè)試數(shù)據(jù)–VHDL或Verilog測(cè)試平臺(tái)–算法的輸入輸出記錄在數(shù)據(jù)文件中–可在任何VHDL和Verilog仿真器中驗(yàn)證?Simulink與EDA仿真器聯(lián)合仿真–Cadence?Incisive?,–MentorGraphics?Model