高速并行總線-ddr接口噪聲與時(shí)序分析

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1、第一章DDR接口介紹第一章緒論1．1DDR接口背景嚴(yán)格的說DDR應(yīng)該叫DDRSDRAM，人們習(xí)慣稱為DDR。DDRSDI洲是DoubleDataRateSDRAM的縮寫，是雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的意思。DDRSDRAM最早是由三星公司于1996年提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星及現(xiàn)代等八家公司協(xié)議訂立的內(nèi)存規(guī)格。SDRAM在一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)，它是在時(shí)鐘的上升期進(jìn)行數(shù)據(jù)傳輸；而DDR內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次次數(shù)據(jù)，它能夠在時(shí)鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動(dòng)態(tài)隨機(jī)

2、存儲(chǔ)器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。與SDRAM相比：DDR運(yùn)用了更先進(jìn)的同步電路，使指定地址、數(shù)據(jù)的輸送和輸出主要步驟既獨(dú)立執(zhí)行，又保持與CPU完全同步。DDR使用了DLL(DelayLockedLoop，延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號(hào))技術(shù)，當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)來精確定位數(shù)據(jù)，每16次輸出一次，并重新同步來自不同存儲(chǔ)器模塊的數(shù)據(jù)。DDR本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高SDRAM的速度，它允許在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標(biāo)準(zhǔn)SDRAM的兩倍

3、。綜上所述，DDRbank體系結(jié)構(gòu)(方便擴(kuò)容和縮短數(shù)據(jù)存儲(chǔ)時(shí)間)的應(yīng)用使DDR接口在傳送速率和效率、信號(hào)質(zhì)量、接口時(shí)序等各方面的性能都進(jìn)一步提高，目前DDR3單bit數(shù)速率已經(jīng)可以達(dá)到1．6Gbps，這也是在網(wǎng)絡(luò)傳送速率越來越高的背景下，為什么DDR技術(shù)被廣泛應(yīng)用和備受青睞的原因。當(dāng)然，隨著接口工作頻率和傳輸速率的提高，接口電壓減小導(dǎo)致noisemargin進(jìn)一步減小，時(shí)鐘周期進(jìn)一步縮短，DDR系統(tǒng)設(shè)計(jì)對(duì)信號(hào)質(zhì)量、接口時(shí)序和noise等方面的要求也越來越高，這種越來越嚴(yán)格的要求使chip、package以及單板PCB的設(shè)計(jì)都面臨巨

4、大的挑戰(zhàn)，甚至逐步成為限制DDR傳輸速率進(jìn)一步提高的瓶頸。1．2研究現(xiàn)狀對(duì)高速數(shù)字電路系統(tǒng)信號(hào)進(jìn)行準(zhǔn)確的噪聲和時(shí)序分析是目前國際上尚未很好解決的難題，超寬頻(從直流到微波毫米波)的快變信號(hào)，加上縱橫交錯(cuò)的超微互連封裝結(jié)構(gòu)，構(gòu)成了一個(gè)復(fù)雜的電磁場問題，給分析帶來了很大的困難。尤其2高速并行總線一DDR接口噪聲與時(shí)序分析是對(duì)一些復(fù)雜的互連結(jié)構(gòu)(不均勻、不連續(xù)、三維立體互連等)缺乏廣泛的深入的研究。目前由互連系統(tǒng)的分布耦合、色散效應(yīng)、不連續(xù)性等導(dǎo)致的串?dāng)_干擾、信號(hào)畸變，由超細(xì)微互連結(jié)構(gòu)帶來的大傳輸損耗，以及以多激勵(lì)、多負(fù)載、多I／O數(shù)為

5、特色的大型復(fù)雜網(wǎng)絡(luò)的電磁仿真等問題仍未得到很好的未解決。為此國內(nèi)外從事這一領(lǐng)域的工作者做了很大的信號(hào)研究工作，近幾年來由于高速系統(tǒng)的結(jié)構(gòu)日漸復(fù)雜化，以電路方法解決問題有一定困難，另一方面由于計(jì)算機(jī)性能不斷提升，可以滿足大容量計(jì)算的需要，因此以麥克斯韋電磁場理論和傳輸線理論作為研究高速數(shù)字信號(hào)的噪聲和時(shí)序成為一種趨勢。對(duì)高速數(shù)字電路設(shè)計(jì)中的噪聲和時(shí)序進(jìn)行有效的仿真分析，其關(guān)鍵是建立正確的仿真模型和選擇合適的電磁場仿真軟件。在國際上這個(gè)課題是已成為研究的熱點(diǎn)，IEEE有多種權(quán)威刊物涉及芯片和高速PCB、MCM的電特性分析問題，如IEE

6、ETransactionsonMicrowaveTheoryandTechniques，CircuitsandSystems，ComputerAidedDesignofIntegratedCircuitsandSystems等。IEEETransactionsonAdvancedPackaging更是該領(lǐng)域的?？瑢ｉT討論高級(jí)封裝領(lǐng)域的問題n引。國際上每年就此專題要舉行多個(gè)研討會(huì)，如IEEETopicalMeetingofElectricalPerformanceofElectricpackaging，MultichipModul

7、eCoference，InternationalConferenceofICCAD，DesignAutomationConference和InternationalSymposiumODQualityElectronicDesign等。國外許多大學(xué)的電子工程系都有這一研究領(lǐng)域的小組。IBM，Intel，Motorola，SUN等大公司也投入大量人力物力開展這方面的研究。國內(nèi)上海交通大學(xué)、東南大學(xué)、清華大學(xué)、西安電子科技大學(xué)等在該領(lǐng)域取得了很多創(chuàng)造性的成果。對(duì)于DDR接口來說，隨著接口速率越來越高，從DDRl最低的200Mbps上升

8、到了DDR3最高的1600Mbps。接口速率的增加為系統(tǒng)提供了更高的數(shù)據(jù)處理速率和數(shù)據(jù)處理流量，但同時(shí)隨著時(shí)鐘周期變小給芯片時(shí)序設(shè)計(jì)帶來了嚴(yán)峻的挑戰(zhàn)，甚至使時(shí)序問題成為影響芯片速率進(jìn)一步提高的重要因素。由于DDR總線的工作機(jī)制為并行，信號(hào)之間更容易