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1、萬方數(shù)據(jù)g9卷,第5期電子與封裝總第73期V01.9.No.5ELECTRONICS&PACKAGING2009午5月SoC低功耗設(shè)計(jì)及其技術(shù)實(shí)現(xiàn)魏敬和1,吳曉潔2,虞致國1(1.中國電子科技集團(tuán)公司第五十八研究所,江蘇無錫214035I2.3M中國有限公司,上海210033)摘要:文章根據(jù)低功耗設(shè)計(jì)理論和方法,分別從系統(tǒng)級(jí)、模塊級(jí)及RTL級(jí)三個(gè)層次上考慮一款SoC芯片功耗設(shè)計(jì)。在系統(tǒng)級(jí)采用工作模式管理方式,在模塊級(jí)采用軟件管理的方式,RTL級(jí)采用門控方式,三種方式的應(yīng)用大大降低芯片了的功耗。仿
2、真分析表明,該芯片的低功耗設(shè)計(jì)策略取得了預(yù)期的效果,實(shí)現(xiàn)了較低的動(dòng)態(tài)功耗與很低的靜態(tài)功耗。該SoC采用0.18umCMOS工藝庫實(shí)現(xiàn),面積為7.8mmx7.8mm,工作頻率為80MHz,平均功耗為454.268mW。關(guān)鍵詞:低功耗;系統(tǒng)芯片;功耗管理;門控時(shí)鐘中圖分類號(hào):TP302文獻(xiàn)標(biāo)識(shí)碼:A文章編號(hào):1681-1070(2009)05—0020.04andImplementationinSoCWEIJing—hel,WUXiao-jie2,YUZhi—guo’(1.ChinaElectron
3、icsTechnologyGroupCorpora“onNo.58ResearchInstitute,Wuxi214035,China;2.3MChinaLtd.,Shanghai210033,China)Abstract:AsetofSoClOWpowerdesignmethodsISpresentedandusedtodifierentlevelofASoC.suchassystemlevel,IPmodulelevelandRTLlevel.Insystemleveloperatingmo
4、deisconsidered,inmodulelevelsoftwaremanagementisconsideredandinRTLlevelgatingclockisconsidered.PowersimulationresultsshowthatthestaticanddynamicpoweroftheSoCisquitelow.Thegoalsofthelowpowerdesignmethodsappliedonthedesignareachieved.TheSoChasbeenimple
5、-mentedin0.18“mCMOSprocess,theareais7.8mm×7.8mm,theoperationfrequencyis80MHzandthepowerdissipationisabout454.268mW.Keywords:powerconsumption;SoC;powermanagement;gatingclock引言隨著集成電路工藝向著超深亞微米和納米數(shù)量級(jí)的飛速發(fā)展,當(dāng)前如何降低集成電路的功耗問題成了與速度、面積同等重要的問題。功耗問題制約著芯片性能的進(jìn)一步提高,
6、并且增加了集成電路的成本。,.同時(shí)由于市場對低功耗芯片的需求不斷增加,也對芯片的低功耗提出了進(jìn)一步的要求。根據(jù)摩爾.20.收稿日期:2008-08.28定律(Moore’SLaw),單位芯片上晶體管的集成度每18個(gè)月翻一倍,為了降低芯片由于集成度和性能的快速增長而導(dǎo)致的不斷增加功耗,芯片的低功耗設(shè)計(jì)變得尤為重要。功耗分析主要關(guān)心的是在設(shè)計(jì)過程的不同階段能對電路功耗做出準(zhǔn)確估計(jì)。利用功耗分析和估計(jì)的結(jié)果,結(jié)合給定的優(yōu)化目標(biāo),可產(chǎn)生最優(yōu)的設(shè)計(jì)方案,確保不違反設(shè)計(jì)文件中規(guī)定的功耗指標(biāo),提高設(shè)計(jì)成功率,
7、在深亞微米時(shí)代的集成電路設(shè)計(jì)中功耗分析更具有重要意義。萬方數(shù)據(jù)第9卷第5期魏敬和,吳曉潔,虞致國:SoC低功耗設(shè)計(jì)及其技術(shù)實(shí)現(xiàn)用戶定義邏輯DMAC存儲(chǔ)器控制器Ⅱ:[Ⅱ高速總線ⅡSRAM32-bitRSIC總線橋CPUlIIc模塊SPI模塊功耗管理模塊Ⅱj。Ⅱ外圍總線Ⅱ3[駐‘Timer中斷串口I模塊控制單元模塊用戶定義模塊圖1系統(tǒng)芯片的架構(gòu)2系統(tǒng)芯片的結(jié)構(gòu)系統(tǒng)芯片的架構(gòu)如圖1所示。整個(gè)芯片的規(guī)模超過200萬門,引腳數(shù)目391根。芯片內(nèi)嵌一個(gè)32位的RISC處理器,有存儲(chǔ)器控制器、大容量的內(nèi)嵌SR
8、AM、異步通信模塊、同步通信模塊以及用戶IP模塊等。門控時(shí)鐘技術(shù)是一種功耗降低技術(shù)。隨著深亞微米集成電路和系統(tǒng)芯片(SoC)迅速發(fā)展,單芯片電路的規(guī)模不斷增大,使得控制芯片功耗成為重要的研究課題。動(dòng)態(tài)功耗是CMOS電路功耗的主要來源,但是當(dāng)電路處于靜態(tài)即狀態(tài)保持不變時(shí)功耗很小。所以時(shí)鐘信號(hào)通過時(shí)鐘緩存器構(gòu)造的時(shí)鐘網(wǎng)絡(luò)連接到各個(gè)時(shí)序單元電路,時(shí)鐘網(wǎng)絡(luò)能夠提供足夠的驅(qū)動(dòng)并且能將時(shí)鐘偏移控制在一定的范圍內(nèi)。當(dāng)時(shí)序單元中寄存器的狀態(tài)不需要改變時(shí),關(guān)閉寄存器的時(shí)鐘信號(hào)是降低時(shí)序電路功耗的一種有效途徑。門控