soc芯片設計中的應用new

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1、廠L—————設—計———————————————————————————————————————]叫●''低功耗方法在SoC芯片設計中的應用馬芝(深圳市嵌入式系統(tǒng)設計重點實驗室深圳集成電路設計產(chǎn)業(yè)化基地管理中心)摘要：s0c芯片設計在集成電路設計中占據(jù)重要位置，低功耗設計是SoC設計過程中的重要環(huán)節(jié)。本文首先全面分析了CMOS電路的功耗組成和功耗估計的相關理論，隨后從各個設計層次詳細分析了SOC芯片低功耗設計的理論及其實現(xiàn)方法。關鍵詞：低功耗；SoC；CMOS；功耗估計；TheApplicationof

2、Low-PowerMethodsinSoCDesignAbstract：SOCdesignoccupiesanimportantpositioninICdesignmarket．Thelow—powerdesignisanimportantpartinSoCdesignprocess．ThispaperfirstlygivesacomprehensiveanalysisofthecomposedofCMOScircuitpowerconsumptionandtherelatedtheoryofpowere

3、stimation，thenanalyzestheSoClow—powerdesigntheoryofvariousdesignlevelsindetail．’Keywords：low-power，SoC，CMOS，powerestimation1引言度可達50—75W／cm：。而芯片上某些熱點(hotspots)的功耗更是數(shù)倍于這一數(shù)值。功耗問題的重要性在隨著工藝水平的不斷發(fā)展，集成電路設計已經(jīng)便攜式數(shù)碼產(chǎn)品芯片的設計中顯現(xiàn)的尤為突出。便進入超深亞微米(DeepSub—Micron，DSM)和納米的攜式

4、產(chǎn)品要求重量輕、電池續(xù)航時間長，而電池技術(shù)SoC時代，設計規(guī)模越來越大，單一SoC芯片的集成發(fā)展不能跟上這一要求，這就間接使芯片的低功耗設計面臨更嚴峻的挑戰(zhàn)。度已經(jīng)達到了上億門。在之前的集成電路設計中，設計者首要關心的芯片性能往往是面積與速度，然后才是功耗。到了深亞微米階段，功耗設計在芯片設計2集成電路功耗組成中所占的比重開始上升到與面積和速度同等重要的程度，設計人員需從功耗、性能和成本j=三者之間取得對SoC芯片進行低功耗設計，首先必須從各個折衷。據(jù)統(tǒng)計數(shù)據(jù)分析，目前市場上的一些功能強大方面弄清集成電路

5、的功耗組成，然后采用適當?shù)姆降奈⑻幚砥餍酒目蛇_100—150W，平均功耗密法，有針對性地對設計從系統(tǒng)方案到物理版圖各個‘，¨h，J?^?：??設計階段進行低功耗分析。由于在當前芯片設計制造中，CMOS電路仍然占據(jù)主要位置，以下將從CMOS電路的特點人手討論數(shù)字集成電路的功耗組成。Vin2．1功耗組成SoC中的功耗大致可分為個部分，即處理器圖1CMOS反相器的交流開關功耗功耗、通訊功耗以及存儲器功耗。處理器功耗和通訊功耗又可統(tǒng)稱為邏輯電路功耗。PMOS管的閾值電壓)，兩管會同時處于導通狀態(tài)，CMOS邏輯

6、電路功耗主要有兩部分組成，即動從而在電源與地之間產(chǎn)生了一條電流通路。由此短態(tài)功耗與靜態(tài)功耗。動態(tài)功耗是指當芯片處于激活路電流產(chǎn)生的功耗就叫做直流開關功耗，也稱為短(active)狀態(tài)時，也即信號發(fā)生跳變時的功耗；靜態(tài)路功耗，如圖2所示。功耗是指芯片處于未激活狀態(tài)或者說沒有信號的跳變時的功耗。--＼—廠Vin2．2動態(tài)功耗在CMOS電路中，動態(tài)功耗主要由交流開關功耗和直流開關功耗兩部分組成。交流開關功耗又稱圖2CMOS反相器的直流開關功耗為負載電容功耗，是指電路對負載電容充放電形成電流所引起的功耗；直流開關

7、功耗又稱短路功耗，是2．3靜態(tài)功耗指輸出電壓變化時由PMOS管和NMOS管在同一靜態(tài)功耗主要是指泄漏電流所引起的功耗，又時間導通產(chǎn)生的瞬態(tài)電流所引起的功耗。稱泄漏功耗。CMOS電路中主要存在有四種泄漏電2．2．1交流開關功耗流：亞閾值泄漏電流(I)、柵泄漏電流(IGm)、門柵交流開關功耗由門的輸出電容充放電形成，是感應漏極泄漏電流(Im)以及反偏結(jié)泄漏電流CMOS電路動態(tài)功耗的首要來源。以CMOS反相器(IBEX')。芯片的靜態(tài)功耗就是由總的泄漏電流引起為例，設電源電壓為，輸出端負載電容為cf_。當?shù)墓?/p>

8、之和。可表示為：輸入信號電平分別由高向低或由低向高轉(zhuǎn)換時，對1P=V(+++j肛)應輸出端情況分別為對電容CL的充放電，從而短路功耗和靜態(tài)泄漏功耗在深亞微米工藝下占形成了交流開關功耗，如圖1所示。交流開關功耗總功耗的比例很小，基本達到可以忽略的程度，此時表示如下。開關功耗是主要因素。然而，隨著工藝技術(shù)發(fā)展到納=CLWJ米工藝水平時，泄漏電流造成的功耗將會大大地增式中，為節(jié)點的翻轉(zhuǎn)概率，f為電路時鐘頻加，在某些65nm工藝中，泄