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《可復(fù)用IP核以及系統(tǒng)芯片SOC的測(cè)試結(jié)構(gòu)研究》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。
1、浙江大學(xué)博士學(xué)位論文可復(fù)用IP核以及系統(tǒng)芯片SOC的測(cè)試結(jié)構(gòu)研究姓名：陸思安申請(qǐng)學(xué)位級(jí)別：博士專業(yè)：電路與系統(tǒng)指導(dǎo)教師：嚴(yán)曉浪2003.3.1摘要浙江人學(xué)溥十學(xué)位論文摘要隨著集成電路制造技術(shù)的快速發(fā)展，系統(tǒng)芯片SOC逐漸成為現(xiàn)實(shí)。SOC將一個(gè)完整的系統(tǒng)集成住單個(gè)芯片上，從而縮小了系統(tǒng)的體積；SOC減少rSOB系統(tǒng)中芯片與芯片之間Ⅱ連延時(shí)，從而提高了系統(tǒng)的性能；SOC采心基于核的設(shè)計(jì)方法，從而縮短了設(shè)計(jì)周期，降低了．芯片成本。但SOC設(shè)計(jì)也遇到諸多挑戰(zhàn)，測(cè)試復(fù)Ⅲ就是其中的挑戰(zhàn)之一。本文從測(cè)試復(fù)_L
2、j的角度，系統(tǒng)地研究了可復(fù)_L}JIP核以及系統(tǒng)芯片SOC的測(cè)試結(jié)構(gòu)。測(cè)試復(fù)_【{{的第一個(gè)問(wèn)題就
3、是可復(fù)用IP核測(cè)試結(jié)構(gòu)設(shè)計(jì)問(wèn)題。常用核測(cè)試結(jié)構(gòu)就是在IP核輸入輸出端口上添加測(cè)試環(huán)。本文在詳細(xì)分析兩種典_!IJ!的測(cè)試環(huán)結(jié)構(gòu)即IEEEP1500測(cè)試環(huán)干¨b利浦的TestShell測(cè)試環(huán)的基礎(chǔ)上提山了一種二態(tài)測(cè)試環(huán)結(jié)構(gòu)。該結(jié)構(gòu)允許共_I{j同一條洲試總線的lP核直接連接到測(cè)試總線上，從而保證測(cè)試數(shù)據(jù)可以在單個(gè)測(cè)試時(shí)鐘周期內(nèi)從核的測(cè)試激勵(lì)源傳送到IP核輸入端口或從IP核輸出端口傳送到響應(yīng)分析器。測(cè)試環(huán)結(jié)構(gòu)的關(guān)鍵是測(cè)試環(huán)單元設(shè)計(jì)。本文在詳細(xì)分析兩種典型測(cè)試環(huán)單元結(jié)構(gòu)基礎(chǔ)七，提出一種改進(jìn)的測(cè)試環(huán)單元結(jié)構(gòu)。它在傳統(tǒng)的P1500測(cè)試環(huán)單元的基礎(chǔ)上添加一個(gè)多路器，這不僅實(shí)現(xiàn)了對(duì)測(cè)試環(huán)單元的功能數(shù)據(jù)路徑測(cè)
4、試，而且解決了測(cè)試環(huán)掃描鏈在掃描移位過(guò)程中的安全移位問(wèn)題，同時(shí)還可以大大降低掃描移位過(guò)程中產(chǎn)生的動(dòng)態(tài)測(cè)試功耗。測(cè)試復(fù)_Hj的第二個(gè)問(wèn)題就是SOC測(cè)試結(jié)構(gòu)設(shè)計(jì)問(wèn)題。SOC測(cè)試結(jié)構(gòu)主要包括_LljT：傳送片E測(cè)試數(shù)據(jù)的測(cè)試訪問(wèn)機(jī)制TAM以及實(shí)現(xiàn)對(duì)片上核測(cè)試控制的芯片級(jí)測(cè)試控制器設(shè)汁。當(dāng)前廊_【}j最為廣泛的是采用基于測(cè)試總線的TAM策略。本文詳細(xì)分析了測(cè)試總線的原理，{f．給山基于測(cè)試總線的通用芯片測(cè)試結(jié)構(gòu)。在SOC中核的數(shù)目一般有十幾個(gè)甚至幾十個(gè)。為了實(shí)現(xiàn)對(duì)片上如此之多的IP核進(jìn)行仃序測(cè)試，需要進(jìn)行測(cè)試調(diào)度。同時(shí)還需要設(shè)計(jì)一個(gè)芯片級(jí)測(cè)試控制器來(lái)控制接個(gè)芯片的測(cè)試。本文首次將測(cè)試調(diào)度問(wèn)題與芯片級(jí)測(cè)
5、試控制器設(shè)計(jì)問(wèn)題結(jié)合起來(lái)，提出了一種能夠靈活實(shí)現(xiàn)各種測(cè)試調(diào)度結(jié)果的芯片級(jí)測(cè)試控制器設(shè)計(jì)。系統(tǒng)芯片SOC設(shè)計(jì)是一件非常復(fù)雜的事情。當(dāng)前國(guó)內(nèi)在芯片設(shè)計(jì)中IP核復(fù)州科度1F常薦限。本文針對(duì)這種情況提出了一種簡(jiǎn)單的芯片測(cè)試結(jié)構(gòu)，該結(jié)構(gòu)采tL}j基于測(cè)試總線的rAM，并在模塊設(shè)計(jì)過(guò)程中就考慮芯片測(cè)試問(wèn)題，從而簡(jiǎn)化了芯片測(cè)試控制器的設(shè)計(jì)。為了盡可能減少SOC總測(cè)試時(shí)間，降低測(cè)試費(fèi)JI{；』，需要進(jìn)行測(cè)試調(diào)度。測(cè)試調(diào)度是一個(gè)典14的NP問(wèn)題。本文討論了測(cè)試調(diào)度的線性規(guī)劃模型，并給出了基?。z傳算法的測(cè)試調(diào)度算法。關(guān)鍵詞可復(fù)用IP核，系統(tǒng)芯片SOC，測(cè)試復(fù)刖，測(cè)試結(jié)構(gòu)，三態(tài)測(cè)試環(huán)改進(jìn)測(cè)試環(huán)單元，芯片級(jí)測(cè)試控制
6、器，測(cè)試調(diào)度壘呈!!墾壘竺!塑!!盎蘭煦．!：蘭墮堡蘭ABSTRACTWiththefastdevelopmentofICmanufacturingtechniques，SOC(SystemollaChip)isgraduallybecomingtrue．Firstly，SOCintegratesacompletesystemonthesinglechip，SOitreducesthevolumeofthesystem；Secondly，SOCgreatlyimprovestheperformancet)fthesystembyreducingthedelaybetweenchipsinSOB
7、(SystemonBoard)；Third，SOCHsescore-baseddesignmethodologywhichsho矗ensthedesignperiodandlowersthecostofchips。HoweverSOCdesignalsomeetsmanychallenges，testreuseisoneofthem．ThisdissertationsystematicallydiscussesthetestarchitecturesofreusableIPcoresandSOC．ThefirstproblemoftestreuseiSthedesignoftestarchit
8、ectureofreusable{Pcores．11hegeneralarchitectureiSthatatestwrapperiSaddedto出eI／OportsofthelPcores．Akindofwrapper，namelytri—statewrapper，isputforwardbasedonanalyzingtwokindsofwrappers，tobespecificIEEEP1
