第4章-VerilogHDL語法規(guī)范(3)

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1、LOGOVerilogHDL語言設(shè)計(jì)規(guī)范（第三部分）主講：何賓Email：hebin@mail.buct.edu.cn2013.10VerilogHDL數(shù)據(jù)類型VerilogHDL數(shù)據(jù)類型包括：值的集合、網(wǎng)絡(luò)和變量、向量、強(qiáng)度、隱含聲明、網(wǎng)絡(luò)類型、寄存器類型、整數(shù)/實(shí)數(shù)/時(shí)間、數(shù)組、參數(shù)和Verilog名字空間。VerilogHDL數(shù)據(jù)類型--值的集合VerilogHDL有下列四種基本的值：?0邏輯0或“假”狀態(tài)。?1邏輯1或“真”狀態(tài)。?x（X）未知狀態(tài)，對大小寫不敏感。?z（Z）高阻狀態(tài)，對大小寫不敏感。VerilogHDL數(shù)據(jù)類型--值的集合

2、注意：?這四種值的解釋都內(nèi)置于語言中。如一個(gè)為z的值總是意味著高阻抗，一個(gè)為0的值通常是指邏輯0。?在門的輸入或一個(gè)表達(dá)式中的為‘z’的值通常解釋成‘x’。VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量在VerilogHDL中，根據(jù)賦值和對值的保持方式不同，可將數(shù)據(jù)類型主要分為兩大類：?網(wǎng)絡(luò)型?變量型這兩類數(shù)據(jù)也代表了不同的硬件結(jié)構(gòu)。VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量一、網(wǎng)絡(luò)聲明網(wǎng)絡(luò)表示器件之間的物理連接，需要門和模塊的驅(qū)動(dòng)。網(wǎng)絡(luò)類型不保存值（除trireg以外），其輸出始終根據(jù)輸入的變化而變化。對于沒有聲明的網(wǎng)絡(luò)，其默認(rèn)類型為1位（標(biāo)量）wi

3、re類型。VerilogHDL禁止對已經(jīng)聲明過的網(wǎng)絡(luò)、變量或參數(shù)再次聲明。VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量net聲明的語法格式如下：[range][delay][,net_name];其中：?net_type表示網(wǎng)絡(luò)型數(shù)據(jù)數(shù)據(jù)的類型。?range用來指定數(shù)據(jù)為標(biāo)量或矢量。若沒有聲明范圍，則表示數(shù)據(jù)類型為1位的標(biāo)量。否則，由該項(xiàng)指定數(shù)據(jù)的矢量形式。VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量?delay指定仿真延遲時(shí)間。?net_name網(wǎng)絡(luò)名字。可以一次可定義多個(gè)網(wǎng)絡(luò)，用逗號分開。VerilogHDL

4、數(shù)據(jù)類型--網(wǎng)絡(luò)和變量例：網(wǎng)絡(luò)聲明的VerilogHDL描述的例子wandw;//一個(gè)標(biāo)量wand類型nettri[15:0]bus;//16位三態(tài)總線wire[0:31]w1,w2;//兩個(gè)32位wire，MSB為bit0VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量二、變量聲明變量是對數(shù)據(jù)存儲元件的抽象。從一次賦值到下一次賦值之前，變量應(yīng)當(dāng)保持一個(gè)值不變。程序中的賦值語句將觸發(fā)存儲在數(shù)據(jù)元件中的值改變。VerilogHDL數(shù)據(jù)類型--網(wǎng)絡(luò)和變量?對于reg，time和integer這些變量型數(shù)據(jù)類型，它們的初始值應(yīng)當(dāng)是未知（x）。?對于real和r

5、ealtime變量型數(shù)據(jù)類型，默認(rèn)的初始值是0.0。?如果使用變量聲明賦值語句，那么變量將采用這個(gè)聲明賦值語句所賦的值作為初值，這與initial結(jié)構(gòu)中對變量的賦值等效。注：在變量數(shù)據(jù)類型中，只有reg和integer變量型數(shù)據(jù)類型是可綜合的，其它是不可綜合的。VerilogHDL數(shù)據(jù)類型--向量在一個(gè)網(wǎng)絡(luò)或寄存器類型聲明中，如果沒有指定其范圍，默認(rèn)將其看做是1比特位寬。也就是通常所說的標(biāo)量。通過指定范圍來聲明多位的網(wǎng)絡(luò)或寄存器型數(shù)據(jù)，則稱為矢量（也叫做向量）。VerilogHDL數(shù)據(jù)類型--向量一、向量聲明向量范圍由常量表達(dá)式來說明。msb_co

6、nstant_expression（最高有效位常量表達(dá)式）代表范圍的左側(cè)值lsb_constant_expression（最低有效位常量表達(dá)式）代表范圍的右側(cè)值。右側(cè)表達(dá)式的值可以大于、等于、小于左側(cè)表達(dá)式的值。VerilogHDL數(shù)據(jù)類型--向量網(wǎng)絡(luò)型和寄存器型向量遵循以2為模（2n）的乘冪算術(shù)運(yùn)算法則。此處的n值是向量的位寬。如果沒有將網(wǎng)絡(luò)型和寄存器型向量聲明為有符號量或者將其連接到一個(gè)已聲明為有符號的數(shù)據(jù)端口。那么，該向量被隱含當(dāng)做無符號的量。VerilogHDL數(shù)據(jù)類型--向量例：向量聲明的VerilogHDL描述的例子wandw;//wa

7、nd類型的標(biāo)量tri[15:0]busa;//一個(gè)三態(tài)16位總線trireg(small)storeit;//低強(qiáng)度的一個(gè)充電保存點(diǎn)rega;//reg類型的標(biāo)量reg[3:0]v;//4位的reg類型的向量，由v[3],v[2],v[1]和v[0]構(gòu)成。VerilogHDL數(shù)據(jù)類型--向量regsigned[3:0]signed_reg;//一個(gè)四位的向量，其范圍為-8到7reg[-1:4]b;//一個(gè)6位reg類型的向量wirew1,w2;//聲明兩個(gè)線網(wǎng)絡(luò)reg[4:0]x,y,z;//聲明3個(gè)5位的regs類型變量VerilogHDL數(shù)據(jù)類

8、型--向量二、向量網(wǎng)絡(luò)型數(shù)據(jù)的可訪問性vectored和scalared是矢量網(wǎng)絡(luò)型或矢量寄存器型數(shù)據(jù)聲明中的可選擇關(guān)鍵字