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《整理后的8284》由會員上傳分享，免費在線閱讀，更多相關內容在教育資源-天天文庫。
1、在8086CPU內部沒有有時時鐘發(fā)生器，當組成微型機系統(tǒng)時，所需的時鐘信號由外部時鐘發(fā)生器提供。8284是專門為8086設計的時鐘發(fā)生器/驅動器。在8284中，不僅有時鐘信號發(fā)生器，還有復位信號RESET和準備好信號READY產生電路，這些電路分別向8086系統(tǒng)提供時鐘信號CLK，復位信號RESET和準備好信號READY，還可向外界提供晶振信號OSC以及外圍芯片所需的時鐘信號PCLK。1.8284的引腳8284是雙列直插式18腳組件，其引腳分配如圖7-1所示。其功能為X1，X2：晶振輸入端。ASYNC：R
2、EADY同步選擇輸入。ASYNC信號決定READY的同步方式。當ASYNC為低電平時，提供兩級READY同步，若ASYNC為高電平時，提供一級READY同步。EFI：外來時鐘輸入端。當F/C接高電平時，由EFI端輸入外來時鐘。輸入時鐘信號的頻率為系統(tǒng)時鐘CLK三倍。F/C：時鐘源選擇輸入端。若F/C接低電平，則系統(tǒng)時鐘CLK由晶體振蕩器產生；若F/C接高電平，則CLK由外來時鐘產生。??OSC：晶振輸出端。輸出頻率為晶振頻率，TTL電平。??CLK：提供給整個計算機系統(tǒng)的時鐘信號，所以稱為系統(tǒng)時鐘。CLK
3、的頻率是晶體震蕩器頻率或EFI端輸入頻率?1/3，占空比為33%。?PCLK：為外設提供的輸出時鐘信號，頻率是CLK的1/2，占空比為50%。?RES:復位輸入端，低電平有效。用于產生8086的RESET信號。由于8284?內部具有施密特整形電路，因此RES可以是緩慢變化的脈沖信號，它經?8284內部電路整形而獲得較陡的復位信號RESET。???RESET：提供給8086及整個系統(tǒng)的復位信號，高電平有效，其寬度由RES?決定。???AEN1,AEN2?:對應RDY1，RDY2的允許控制信號，低電平?有效。
4、當AEN1為低電平時，RDY1?起作用，AEN2為低電平時，RDY2?起作用。在單CPU系統(tǒng)中AEN應接低電平，在多系統(tǒng)中，用這兩個信號。???RDY1，RDY2：RDY高電平有效的輸入信號。?可由系統(tǒng)總線的設備產生，它有效表示數(shù)據已收到或數(shù)據可以使用。???CSYNC：同步輸入信號。用來使多個8284同步，以提供同步的CLK信號。CSYNC為高電平時，內部計數(shù)器復位?；CSYNC為低電平時，才允許內部計數(shù)器計數(shù)。???2。8284的內部結構及工作原理???8284內部結構如圖7-2所示。由CLK時鐘信號
5、產生電路，RESET復位信號產生電路及READY信號產生電路等組成。在IBNPC/XT中，電源信號PWRGOOF加到RES端.???(3).準備好信號產生電路?為了使存儲器或者外設接口與CPU速度相匹配,需要給CPU?一個準備好信號.READY產生電路是由倆個同步觸發(fā)器及一些門電路組成.輸給CPU的READY?信號是由8284提供的,8284的準備好控制電路有兩組輸入信號,每一組都有允許信號AEN?和設備準備好信號RDY,8284設置兩個準備好信號輸入RDY1和RDY2是為了支持多總線?結構,使一個808
6、6可連接兩組獨立的系統(tǒng)總線.因為每組系統(tǒng)總線可能會有自己的RDY線?為了仲裁總線的優(yōu)先級,RDY1和RDY2各帶有允許信號AEN1和AEN2,AEN1和AEN2由用戶?設計的總線優(yōu)先級仲裁邏輯電路產生.???ASYNC為同步級的選擇信號,如設備準備好信號RDY1和RDY2與CLK同步輸入,且能滿足?定時要求時,只需采用一級同步.這時將ASYNC置為高電平,被選擇的RDY1或RDY2只通過?同步觸發(fā)器FF2與CLK進行一級同步后作為READY信號輸出.若RDY1和RDY2為異步輸入或?不滿足定時要求,則需要
7、進行二級同步.此時將ASYNC置為低電平,RDY1和RDY2需要通過?FF1和FF2與CLK進行二級同步后,才能作為READY信號輸出。?圖7-3是8284的工作波形圖.
