基于FPGA占空比檢測(cè)系統(tǒng)

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1、北華大學(xué)電子系統(tǒng)工程實(shí)習(xí)報(bào)告——基于FPGA的脈沖占空比測(cè)量系統(tǒng)設(shè)計(jì)學(xué)院：電氣信息工程學(xué)院專業(yè)：電子信息工程班級(jí)：姓名：學(xué)號(hào)：指導(dǎo)教師：實(shí)習(xí)日期：2015.9.07—2015.9北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)目錄1實(shí)習(xí)題目12實(shí)習(xí)目的與要求13實(shí)習(xí)內(nèi)容14實(shí)習(xí)原理24.1Multisim軟件24.2QuartusII軟件24.3ModeSim軟件34.4UA741CN芯片35系統(tǒng)硬件電路設(shè)計(jì)與程序流程設(shè)計(jì)35.1系統(tǒng)電壓放大硬件電路設(shè)計(jì)35.2系統(tǒng)軟件程序流程設(shè)計(jì)36系統(tǒng)調(diào)試與仿真56.1實(shí)驗(yàn)步驟56.2系統(tǒng)仿真67實(shí)驗(yàn)結(jié)論與分析68實(shí)習(xí)心得89參考文獻(xiàn)8附錄程序代碼及電路原理

2、圖9附錄程序代碼9電路原理圖14PCB圖14實(shí)物圖15-1-北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)1實(shí)習(xí)題目基于FPGA矩形脈沖占空比測(cè)量系統(tǒng)。2實(shí)習(xí)目的與要求在兩周的實(shí)習(xí)中，需掌握verilog語言的使用，提高模擬電路設(shè)計(jì)的能力，掌握FPGA器件基本使用方法，掌握波形發(fā)生器及示波器等儀器的使用方法，通過方案設(shè)計(jì)來對(duì)測(cè)量系統(tǒng)進(jìn)行逐步實(shí)現(xiàn)，最終完成實(shí)習(xí)。實(shí)習(xí)要求如下：1.被測(cè)信號(hào)為矩形波，頻率范圍為1Hz～5MHz；2.被測(cè)信號(hào)峰峰值電壓范圍為50mV～1V；3.被測(cè)脈沖信號(hào)占空比的范圍為10%～90%；4.顯示的分辨率為0.1%，測(cè)量相對(duì)誤差的絕對(duì)值不大于0.01。系統(tǒng)框圖如圖2.1所

3、示：模擬電壓放大模塊占空比測(cè)量模塊按鍵啟動(dòng)模塊波形發(fā)生器數(shù)碼管顯示模塊顯示占空比Cnt2停止計(jì)數(shù)，計(jì)算占空比結(jié)束判斷被測(cè)信號(hào)是否有下降沿Cnt1停止計(jì)數(shù)，計(jì)算占空比圖2.1系統(tǒng)架構(gòu)圖3實(shí)習(xí)內(nèi)容1.在模擬電路部分利用運(yùn)算放大器對(duì)50mV～1V電壓進(jìn)行放大，所以需要設(shè)計(jì)出電壓放大電路，仿真完成后，并作出實(shí)物；2．在數(shù)字電路部分利用quartusII11.0軟件進(jìn)行設(shè)計(jì)，用verilog語言進(jìn)行編輯程序，用ModelSim進(jìn)行時(shí)序仿真，直至占空比測(cè)量滿足誤差位置；3．在時(shí)序仿真完成后，加上按鍵控制，數(shù)碼管顯示模塊，BCD碼轉(zhuǎn)換模塊，在對(duì)管腳進(jìn)行正確分配后，下到FPGA中對(duì)系統(tǒng)進(jìn)

4、行測(cè)試，在實(shí)際情況下對(duì)系統(tǒng)進(jìn)行調(diào)試。-17-北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)4實(shí)習(xí)原理4.1Multisim軟件Multisim是美國(guó)國(guó)家儀器（NI）有限公司推出的以Windows為基礎(chǔ)的仿真工具，適用于板級(jí)的模擬/數(shù)字電路板的設(shè)計(jì)工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。使用Multisim交互式地搭建電路原理圖，并對(duì)電路進(jìn)行仿真。Multisim提煉了SPICE仿真的復(fù)雜內(nèi)容，無需懂得深入的SPICE技術(shù)就可以很快地進(jìn)行捕獲、仿真和分析新的設(shè)計(jì)，這也使其更適合電子學(xué)教育。通過Multisim和虛擬儀器技術(shù)，PCB設(shè)計(jì)工程師和電子學(xué)教

5、育工作者可以完成從理論到原理圖捕獲與仿真再到原型設(shè)計(jì)和測(cè)試這樣一個(gè)完整的綜合設(shè)計(jì)流程。4.2QuartusII軟件QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，QuartusII通過和

6、DSPBuilder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。QuartusII提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；QuartusII功能如下：芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的

7、后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。-17-北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)4.3ModeSim軟件Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和