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1、北華大學電子系統(tǒng)工程實習報告——基于FPGA的脈沖占空比測量系統(tǒng)設計學院：電氣信息工程學院專業(yè)：電子信息工程班級：姓名：學號：指導教師：實習日期：2015.9.07—2015.9目錄1實習題目12實習目的與要求13實習內(nèi)容14實習原理24.1Multisim軟件24.2QuartusII軟件24.3ModeSim軟件34.4UA741CN芯片35系統(tǒng)硬件電路設計與程序流程設計35.1系統(tǒng)電壓放大硬件電路設計35.2系統(tǒng)軟件程序流程設計36系統(tǒng)調(diào)試與仿真56.1實驗步驟56.2系統(tǒng)仿真67實驗結論與分
2、析68實習心得89參考文獻8附錄程序代碼及電路原理圖9附錄程序代碼9電路原理圖14PCB圖14實物圖151實習題目基于FPGA矩形脈沖占空比測量系統(tǒng)。2實習目的與要求在兩周的實習中，需掌握verilog語言的使用，提高模擬電路設計的能力，掌握FPGA器件基本使用方法，掌握波形發(fā)生器及示波器等儀器的使用方法，通過方案設計來對測量系統(tǒng)進行逐步實現(xiàn)，最終完成實習。實習要求如下：1.被測信號為矩形波，頻率范圍為1Hz～5MHz；2.被測信號峰峰值電壓范圍為50mV～1V；3.被測脈沖信號占空比的范圍為10%
3、～90%；4.顯示的分辨率為0.1%，測量相對誤差的絕對值不大于0.01。系統(tǒng)框圖如圖2.1所示：模擬電壓放大模塊占空比測量模塊按鍵啟動模塊波形發(fā)生器數(shù)碼管顯示模塊顯示占空比Cnt2停止計數(shù)，計算占空比結束判斷被測信號是否有下降沿Cnt1停止計數(shù)，計算占空比圖2.1系統(tǒng)架構圖3實習內(nèi)容1.在模擬電路部分利用運算放大器對50mV～1V電壓進行放大，所以需要設計出電壓放大電路，仿真完成后，并作出實物；2．在數(shù)字電路部分利用quartusII11.0軟件進行設計，用verilog語言進行編輯程序，用Mod
4、elSim進行時序仿真，直至占空比測量滿足誤差位置；3．在時序仿真完成后，加上按鍵控制，數(shù)碼管顯示模塊，BCD碼轉(zhuǎn)換模塊，在對管腳進行正確分配后，下到FPGA中對系統(tǒng)進行測試，在實際情況下對系統(tǒng)進行調(diào)試。4實習原理4.1Multisim軟件Multisim是美國國家儀器（NI）有限公司推出的以Windows為基礎的仿真工具，適用于板級的模擬/數(shù)字電路板的設計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。使用Multisim交互式地搭建電路原理圖，并對電路進行仿
5、真。Multisim提煉了SPICE仿真的復雜內(nèi)容，無需懂得深入的SPICE技術就可以很快地進行捕獲、仿真和分析新的設計，這也使其更適合電子學教育。通過Multisim和虛擬儀器技術，PCB設計工程師和電子學教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設計和測試這樣一個完整的綜合設計流程。4.2QuartusII軟件QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特
6、點。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Simulink相結合，可以方便地實現(xiàn)各種DSP應用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平
7、臺。QuartusII提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；QuartusII功能如下：芯片（電路）平面布局連線編輯；LogicLock增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關鍵路徑延時分析；高效的期間編程與驗證工具；可讀入標準的E
8、DIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。4.3ModeSim軟件Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內(nèi)核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供
