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1、EDA技術(shù) 實(shí)用教程教案第四版潘松黃繼業(yè)編教材的優(yōu)點(diǎn)和缺點(diǎn)優(yōu)點(diǎn)：先易后難，注重速成用例子說話缺點(diǎn)：對一些概念說法不準(zhǔn)確難以形成統(tǒng)一的概念，容易出現(xiàn)理解上的偏差不全面，容易造成誤區(qū)第一章概述什么是EDA？本意：ElectronicDesignAutomation，電子設(shè)計自動化在教材中“EDA”是指依賴于功能強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對以硬件描敘語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。這門課講的內(nèi)容只是“ED
2、A”中很小很小的一部分內(nèi)容。實(shí)現(xiàn)ASIC的三種途徑可編程邏輯器件CPLDFPGA半定制或全定制ASIC混合ASICEDA技術(shù)的實(shí)現(xiàn)目標(biāo)完成專用集成電路ASIC的設(shè)計和實(shí)現(xiàn)（這種說法不太全面）常用硬件描述語言(HDL)VHDLVerilogHDLSystemVerilogSystemCVerilogHDL與VHDL最常用VerilogHDL與VHDL的比較VHDL來源于古老的Ada語言，VerilogHDL來源于C語言，VerilogHDL受到一線工作的工程師的青睞。90%以上的公司采用verilogHDL進(jìn)行IC設(shè)計，ASIC設(shè)計必須學(xué)習(xí)Veril
3、ogHDL,VerilogHDL在工業(yè)界通用些，VHDL在大學(xué)教學(xué)中使用較多VerilogHDL在系統(tǒng)級抽象方面比VHDL差一些，在門級開關(guān)電路描敘方面VerilogHDL比VHDL強(qiáng)很多VHDL比較嚴(yán)謹(jǐn)，VerilogHDL格式要求寬松些兩種設(shè)計方法模塊化層次化集成電路設(shè)計的層次抽象層次時序單位基本單位電路的功能（行為）描述系統(tǒng)級System數(shù)據(jù)處理進(jìn)程及通信自然語言描述或相互通信的進(jìn)程行為級（算法級）Algorithm運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器傳輸級（RTL）時鐘周期寄存器、計數(shù)器、多路選擇器、算術(shù)邏輯單元布爾方程
4、、二元決策圖、有限狀態(tài)機(jī)邏輯門級（Logic）延時與門、或門、觸發(fā)器、鎖存器等原理圖，VHDL門（電路）級（Gate）物理時間晶體管、R、L、C電壓、電流之間的微分方程物理級（版圖級）（Layout）幾何圖形幾何圖形（硅表面上的擴(kuò)散區(qū)、多晶硅和金屬等）隱含在器件的物理方程中綜合（synthesis)將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。（是從外文翻過來的別扭的句子）從算法表示轉(zhuǎn)換到寄存器傳輸級，即行為綜合從RTL級表示轉(zhuǎn)換到邏輯門的表示，即邏輯綜合從邏輯門表示轉(zhuǎn)換為版圖表示，即版圖綜合或結(jié)構(gòu)綜合綜合與編譯的
5、比較編譯過程基本屬于一種一一對應(yīng)式的，機(jī)械轉(zhuǎn)換式的“翻譯”行為綜合具有明顯的能動性和創(chuàng)造性，根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。對于相同的VHDL表述，綜合器可以用不同的電路結(jié)構(gòu)實(shí)現(xiàn)相同的功能。適配（Fitter)適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射
6、操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。功能仿真和時序仿真時序仿真功能仿真就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。是直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計的要求的過程，仿真過程不涉及任何具體器件的硬件特性。自項向下的設(shè)計方法設(shè)計說明書行為模型行為仿真RTL級建模前端功能仿真邏輯綜合測試向量生成功能仿真結(jié)構(gòu)綜合門級時序仿真硬件測試EDA設(shè)計流
7、程及其工具“自頂向下”和“自下向頂”互為補(bǔ)充原先是采用“自下向頂”的設(shè)計方法現(xiàn)在流行“自頂向下”的設(shè)計方法兩種方法各有利和弊，只強(qiáng)調(diào)“自頂向下”是錯誤的觀點(diǎn)兩種方法互相結(jié)合和補(bǔ)充設(shè)計輸入，功能驗(yàn)證1)設(shè)計輸入，利用HDL(文本)輸入工具、原理圖（框圖）輸入工具、狀態(tài)機(jī)輸入或流程圖輸入工具等把所要設(shè)計的電路描述出來；2）功能驗(yàn)證，也就是前仿真，利用Modelsim等仿真工具對設(shè)計進(jìn)行仿真，檢驗(yàn)設(shè)計的功能是否正確；常用的仿真工具有ModelTech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VH
8、DL，Aldec公司的ActiveHDLVHDL/VerilogHDL等。仿真過程能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快了設(shè)計進(jìn)度，
