EDA技術(shù)與FPGA指導(dǎo)應(yīng)用設(shè)計(jì)交通燈控制系統(tǒng)器.docx

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1、本科課程設(shè)計(jì)報(bào)告課程名稱:EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)設(shè)計(jì)項(xiàng)目:交通燈控制器實(shí)驗(yàn)地點(diǎn):CPLD實(shí)驗(yàn)室指導(dǎo)教師:文愛(ài)2016年5月24日一、設(shè)計(jì)要求設(shè)計(jì)一個(gè)由一條主干道和一條支干道的十字路口的交通燈控制器,具體要求如下:(1)主、支干道各設(shè)有一個(gè)綠、黃、紅指示燈,兩個(gè)顯示數(shù)碼管。(2)主干道處于常允許通行狀態(tài),而支干道有車來(lái)才允許通行。當(dāng)主干道允許通行亮綠燈時(shí),支干道亮紅燈。而支干道允許通行亮綠燈時(shí),主干道亮紅燈。(3)當(dāng)主、支道均有車時(shí),兩者交替允許通行,主干道每次放行45s,支干道每次放行25s,由亮綠燈變成亮紅燈轉(zhuǎn)換時(shí),先亮5s的黃燈作為過(guò)渡,并進(jìn)行

2、減計(jì)時(shí)顯示。二、設(shè)計(jì)方案(1)設(shè)置支干道有車開(kāi)關(guān)SB。(2)系統(tǒng)中要求有45秒、25秒和5秒三種定時(shí)信號(hào),需要設(shè)計(jì)三種相應(yīng)的計(jì)時(shí)顯示電路。計(jì)時(shí)方法為倒計(jì)時(shí)。定時(shí)的起始信號(hào)由主控電路給出,定時(shí)時(shí)間結(jié)束的信號(hào)輸入到主控電路。(3)主控制電路的輸入信號(hào)一方面來(lái)自車輛檢測(cè),另一方面來(lái)自45秒、25秒、5秒的定時(shí)到信號(hào);輸出有計(jì)時(shí)啟動(dòng)信號(hào)(置計(jì)數(shù)起始值)和紅綠燈驅(qū)動(dòng)信號(hào)。狀態(tài)轉(zhuǎn)移如圖所示,用狀態(tài)機(jī)描述。三、設(shè)計(jì)步驟1.編寫各個(gè)模塊的VHDL程序。2.上機(jī)調(diào)試優(yōu)化程序。3.程序合成器件模塊,并連接原理圖。4.編寫并下載程序,進(jìn)行硬件實(shí)現(xiàn)。四、模塊結(jié)構(gòu)五、模塊源程序1

3、.JTDKZLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJTDKZISPORT(CLK,SB,cnt,RST:INSTD_LOGIC;en,MR,MY,MG,BR,BY,BG:OUTSTD_LOGIC;din:outSTD_LOGIC_vector(7downto0));ENDENTITYJTDKZ;ARCHITECTUREARTOFJTDKZISTYPESTATE_TYPEIS(A,B,C,D);SIGNALp_STATE,n_state:STATE_TYPE;BEGINreg:PROCESS(CLK,rs

4、t)ISBEGINifrst='1'thenp_STATE<=A;ELSIF(CLK'EVENTANDCLK='1')THENp_STATE<=n_state;ENDIF;endprocessreg;:PROCESS(sb,cnt,p_state)beginCASEp_STATEISWHENA=>MR<='0';MY<='0';MG<='1';BR<='1';BY<='0';BG<='0';IF(SBANDt)='1'THENn_STATE<=B;din<="00000101";EN<='0';ELSEn_STATE<=A;din<="01000101"

5、;EN<='1';ENDIF;WHENB=>MR<='0';MY<='1';MG<='0';BR<='1';BY<='0';BG<='0';IFt='1'THENn_STATE<=C;din<="00100101";EN<='0';ELSEn_STATE<=B;din<="01000101";EN<='1';ENDIF;WHENC=>MR<='1';MY<='0';MG<='0';BR<='0';BY<='0';BG<='1';IFt='1'THENn_STATE<=D;din<="00000101";EN<='0';ELSEn_STATE<=C;din

6、<="01000101";EN<='1';ENDIF;WHEND=>MR<='1';MY<='0';MG<='0';BR<='0';BY<='1';BG<='0';IFt='1'THENn_STATE<=A;din<="01000101";EN<='0';ELSEn_STATE<=D;din<="01000101";EN<='1';ENDIF;ENDCASE;ENDPROCESS;ENDARCHITECTUREART;2.JSQLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNE

7、D.ALL;ENTITYjsqISPORT(en,RST:INSTD_LOGIC;Din:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;Cnt:OUTSTD_LOGIC;QH,QL:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYjsq;ARCHITECTUREARTOFjsqISBEGINcnt<='1'WHEN(QH="0000"ANDQL="0000")ELSE'0';PROCESS(CLK,en,RST)BEGINIFRST='1'THENQH<="0100";QL

8、<="0101";ELSIFCLK'EVENTANDCLK='1'THENIFe

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