QuartusII集成開發(fā)工具ppt課件.ppt

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1、第3章QuartusII集成開發(fā)工具基于QuartusII進(jìn)行EDA設(shè)計(jì)開發(fā)的流程3.1QuartusII原理圖設(shè)計(jì)1.為本項(xiàng)工程設(shè)計(jì)建立文件夾2.輸入設(shè)計(jì)項(xiàng)目和存盤元件輸入對話框3.將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件將所需元件全部調(diào)入原理圖編輯窗并連接好4.設(shè)計(jì)全加器頂層文件連接好的全加器原理圖f_adder.bdf5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真f_adder.bdf工程設(shè)置窗5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真加入本工程所有文件5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真全加器工程f_adder的仿真波形3.2QuartusII的優(yōu)化設(shè)置1.Setting設(shè)置在QuartusII軟件菜單欄中

2、選擇“Assignments”中的“Setting…”就可打開一個(gè)設(shè)置控制對話框。可以使用Setting對話框?qū)こ?、文件、參?shù)等進(jìn)行修改，還可設(shè)置編譯器、仿真器、時(shí)序分析、功耗分析等等。Settings對話框2.分析與綜合設(shè)置Analysis&SynthesisSettings項(xiàng)中包含有四個(gè)項(xiàng)目：VHDLInputVerilogHDLInputDefaultParametersSynthesisNetlistOptimization作為QuartusII的編譯模塊之一，Analysis&Synthesis包括QuarutsIIIntegratedSynthesis集成綜合器，完全

3、支持VHDL和VerilogHDL語言，并提供控制綜合過程的選項(xiàng)。支持Verilog-1995標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1364-1995）和大多數(shù)Verilog-2001標(biāo)準(zhǔn)（IEEE1364-2001），還支持VHDL1987標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1076-1987）和VHDL1993標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1076-1993）。3.優(yōu)化布局布線Setting對話框的FitterSettings頁指定控制時(shí)序驅(qū)動(dòng)編譯和編譯速度的選擇，如下圖所示。FitterSettings選項(xiàng)頁moreFitterSettings選項(xiàng)頁在CompilationReport中查看適配結(jié)果在TimingClosur

4、eFloorplan中查看適配結(jié)果在ChipEditor中查看適配結(jié)果3.3QuartusII的時(shí)序分析全程編譯前時(shí)序條件設(shè)置界面“MoreSettings…”中的設(shè)置時(shí)序分析結(jié)果3.4基于宏功能模塊的設(shè)計(jì)Megafunction庫是Altera提供的參數(shù)化模塊庫。從功能上看，可以把Megafunction庫中的元器件分為：算術(shù)運(yùn)算模塊（arithmetic）邏輯門模塊（gates）儲(chǔ)存模塊（storage）IO模塊（I/O）3.4.1Megafunctions1．算術(shù)運(yùn)算模塊庫（arithmetic）參數(shù)化除法器（lpm_divide）應(yīng)用舉例生成文件類型和文件名設(shè)置輸入數(shù)據(jù)線寬

5、度及類型設(shè)置流水線、優(yōu)化、余數(shù)表示方式設(shè)置生成文件8位有符號除法器電路余數(shù)始終以正數(shù)形式表示的功能仿真波形余數(shù)非始終以正數(shù)形式表示的功能仿真波形2．邏輯門庫（gates）補(bǔ)碼轉(zhuǎn)換為幅度碼的電路lpm_constant（參數(shù)化常量模塊）應(yīng)用舉例lpm_constant參數(shù)設(shè)置轉(zhuǎn)換電路波形仿真參數(shù)化鎖相環(huán)宏模塊altpll以輸入時(shí)鐘信號作為參考信號實(shí)現(xiàn)鎖相，從而輸出若干個(gè)同步倍頻或者分頻的片內(nèi)時(shí)鐘信號。與直接來自片外的時(shí)鐘相比，片內(nèi)時(shí)鐘可以減少時(shí)鐘延遲，減小片外干擾，還可改善時(shí)鐘的建立時(shí)間和保持時(shí)間，是系統(tǒng)穩(wěn)定工作的保證。不同系列的芯片對鎖相環(huán)的支持程度不同，但是基本的參數(shù)設(shè)置大致相同

6、，下面便舉例說明altpll的應(yīng)用。3.4.2Maxplus2庫（1）輸入altpll宏功能模塊選擇芯片和設(shè)置參考時(shí)鐘鎖相環(huán)控制信號設(shè)置輸入時(shí)鐘設(shè)置（2）編譯和仿真鎖相環(huán)電路功能仿真波形Maxplus2庫主要由74系列數(shù)字集成電路組成，包括時(shí)序電路宏模塊和運(yùn)算電路宏模塊兩大類，其中時(shí)序電路宏模塊包括觸發(fā)器、鎖存器、計(jì)數(shù)器、分頻器、多路復(fù)用器和移位寄存器，運(yùn)算電路宏模塊包括邏輯預(yù)算模塊、加法器、減法器、乘法器、絕對值運(yùn)算器、數(shù)值比較器、編譯碼器和奇偶校驗(yàn)器。對于這些小規(guī)模的集成電路，在數(shù)字電路課程中有詳細(xì)的介紹。他們的調(diào)入方法和Megafunction庫中的宏模塊是一樣的，只是端口和

7、參數(shù)無法設(shè)置。3.4.2Maxplus2庫計(jì)數(shù)器74161設(shè)計(jì)舉例模10計(jì)數(shù)器仿真結(jié)果模10計(jì)數(shù)器仿真波形3.1基于QuartusII軟件，用D觸發(fā)器設(shè)計(jì)一個(gè)2分頻電路，并做波形仿真，在此基礎(chǔ)上，設(shè)計(jì)一個(gè)4分頻和8分頻電路，做波形仿真。。3.2基于QuartusⅡ軟件，用74161設(shè)計(jì)一個(gè)模99的計(jì)數(shù)器，個(gè)位和十位都采用8421BCD碼的編碼方式設(shè)計(jì)，分別用置0和置1兩種方法實(shí)現(xiàn)，完成原理圖設(shè)計(jì)輸入、編譯、仿真和下載整個(gè)過程。習(xí)題33.3基于QuartusII軟件，用