fpga工程師面試試題集錦

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1、賽微電子網(wǎng)整理更多電子資料請登錄賽微電子網(wǎng)www.srvee.comFPGA工程師面試試題集錦1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。4、什么是Setup和Holdup時間？（漢王筆試）5、setup和holdup時間,區(qū)別.（南山之橋）

2、6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和holdtimeviolation，畫圖說明，并說明解決辦法。（威盛VIA2003.11.06上海筆試試題）Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿

3、到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(SetupTime)和保持時間（Holdtime）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如

4、何消除？（漢王筆試）7賽微電子網(wǎng)整理在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩(wěn)態(tài)。

5、（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。12、IC設計中同步復位與異步復位的區(qū)別。（南山之橋）13、MOORE與MEELEY狀態(tài)機的特征。（南山之橋）14、多時域設計中,如何處理信號跨時域。（南山之橋）15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）Delay

6、d-setup–hold16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。（華為）17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA2003.11.06上海筆試試題）18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA2003.11.06上海筆試試題）19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA2003.11.06

7、上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛VIA2003.11.06上海筆試試題）23、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）7賽微電子網(wǎng)整理24、pleaseshowtheCM