quartus 2時序約束fpga

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時間:2019-08-07

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1、時序約束當程序編譯出現(xiàn)時序問題,并且影響具體功能實現(xiàn)時采取更強的時序約束,如下圖所示:具體解決方式是進行時序約束,以調(diào)整時序。具體操作步驟如下:1.右擊TimeQuestTimingAnalyzer選擇open。打開TimeQuestTimingAnalyzer如下圖所示。右擊CreateTimingNetlist,生成網(wǎng)表如下圖所示。1.生成網(wǎng)表后進行時序約束。在TimeQuestTimingAnalyzer菜單欄下選擇constraints下的CreateClock。依次進行時鐘設置,Targets需要進行選擇。設置完畢如下圖,點擊Run設置完畢。在次選擇TimeQuestTi

2、mingAnalyzer菜單欄下選擇constraints下的CreateGeneratedClock,對約束時鐘進行設置。設置完畢點擊Run。1.運行完畢后右擊WriteSDCFile選擇Start,如下圖將文件保存為comLogic.out。擴展名為.sdc的文件。2.將3步驟中產(chǎn)生的文件加入工程,重新編譯。編譯結(jié)果如下圖,可以看到紅色文字全部消失。則時序約束完成。1.但是在實際應用過程中此時有可能在Fast1200mV0CModel的HoldSummary仍然出現(xiàn)問題(本次結(jié)果沒有出現(xiàn)問題)如下圖所示:此時需要將主菜單下的Assignments的setting進行設置。由于芯

3、片工藝等問題需要更強的約束,如圖所示需要將FitterSetting中的Optimizemulti-cornertiming勾選上等操作。這樣簡單的時序約束就可以完成。

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