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《基于fpga信號發(fā)生器設(shè)計》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、-目錄（修改過）任務(wù)書………………………………………………………………………………….Ⅰ開題報告……………………………………………………………………………….Ⅱ指導(dǎo)教師審查意見…………………………………………………………………….Ⅲ評閱教師評語………………………………………………………………………….Ⅳ答辯會議記錄…………………………………………………………………………Ⅴ中文摘要……………………………………………………………………………….Ⅵ外文摘要……………………………………………………………………………….Ⅶ1引言51.1課題來源51.2課題研究的研究
2、背景51.3國內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢及存在的主要問題51.4課題研究的指導(dǎo)思想與技術(shù)路線62FPGA的信號發(fā)生器設(shè)計指標(biāo)73FPGA信號發(fā)生器設(shè)計方案選擇4主要器件介紹（包括FPGA、DAC、運(yùn)放等）5信號發(fā)生器硬件設(shè)計5.1總體設(shè)計框圖（包括FPGA、DAC、信號放大等）5.2基于FPGA的DDS設(shè)計原理5.3LPF低通濾波5.4VGA電路及PA電路6信號發(fā)生器軟件設(shè)計6.1頂層原理圖6.2正弦波產(chǎn)生模塊6.3三角波產(chǎn)生模塊6.4方波產(chǎn)生模塊77波形仿真結(jié)果198總結(jié)24致謝26.---前言信號發(fā)生器是實驗室的常用儀器之一，設(shè)計信號發(fā)生器具有實際應(yīng)用的
3、意義。而采用FPGA的方法設(shè)計信號發(fā)生器可以產(chǎn)生頻率比較高的信號，例如頻率為幾M的正弦波。通常正弦波產(chǎn)生的方法是采用MCU+DDS的方法，但是由于DDS的造價比較高，所以在指標(biāo)要求不高的情況下，可以使用FPGA來實現(xiàn)DDS頻率合成的原理來產(chǎn)生較高頻率的正弦波，任意波形的信號也是如此。課題《基于FPGA的信號發(fā)生器的設(shè)計》主要研究內(nèi)容為DDS基數(shù)及其FPGA的實現(xiàn)。其目的在于讓設(shè)計者能掌握DDS的原理及其設(shè)計思路，具體的了解EDA技術(shù)流程，熟悉硬件描述語言設(shè)計功能電路，并最終檢驗設(shè)計的設(shè)計能力。隨著我國的經(jīng)濟(jì)日益增長，社會對電子產(chǎn)品的需求量也就越來越大，目前
4、，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA(FieldProgrammableGateArray,現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設(shè)計中發(fā)揮著越來越重要的作用。FPGA/CPLD(ComplexProgrammableLogicDevice)所具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，從簡單的74電路到高性能的CPU。它的影響毫不亞于20
5、世紀(jì)70年代單片機(jī)的發(fā)明和使用。.---現(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復(fù)雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設(shè)計的需求也越來越多，特別是專用集成電路（ASIC）設(shè)計技術(shù)的日趨進(jìn)步和完善，推動了數(shù)字系統(tǒng)設(shè)計的迅速發(fā)展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設(shè)計方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計大系統(tǒng)工程時的諸多不便，成為電子電路設(shè)計人員的最得力助手。設(shè)計工作從行為、功能級開始，并向著設(shè)計的高層次發(fā)展。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點是高層次設(shè)計的自動化。第三代EDA系統(tǒng)中除了引入硬件描述語言，還
6、引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進(jìn)行設(shè)計，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計的能力，縮短設(shè)計周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設(shè)計者都使用93年版標(biāo)準(zhǔn)的VHDL，并且通過了IEEE認(rèn)定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計標(biāo)準(zhǔn)。VHDL是一種新興的程序設(shè)計語言，使用VHDL進(jìn)行設(shè)計其性能總是比常規(guī)使用CPU或者M(jìn)CU的程序設(shè)計語言在性能上要高好幾個數(shù)量級。這就是說，在傳統(tǒng)上使用軟件語言
7、的地方，VHDL語言作為一種新的實現(xiàn)方式會應(yīng)用得越來越廣泛。本課題設(shè)計是采用美國Altera公司的FLEX10K10器件，使用的是Altera公司的EDA軟件平臺Maxplus–II可編程邏輯器件開發(fā)軟件?；贓DA工具的FPGA/CPLD的開發(fā)流程CPLD/FPGA器件的設(shè)計一般可分為設(shè)計輸入、設(shè)計實現(xiàn)和編程三個設(shè)計步驟：1.設(shè)計輸入方式主要由文本輸入和圖形輸入兩種，可根據(jù)需要選擇，也可混合輸入。EDA工具會自動檢查語法；2.設(shè)計實現(xiàn)階段EDA工具對設(shè)計文件進(jìn)行編譯，進(jìn)行邏輯綜合、優(yōu)化，并針對器件進(jìn)行映射、布局、布線，產(chǎn)生相應(yīng)的適配文件；3.編程階段ED
8、A軟件將適配文件配置到相應(yīng)的CPLD／FPGA器件中，使其能夠?qū)崿F(xiàn)
