eda實(shí)驗(yàn)報(bào)告模版-七段譯碼顯示

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1、河北實(shí)科技大學(xué)驗(yàn)報(bào)告級電倍專業(yè)班學(xué)號2016年6月7日姓名同組人指導(dǎo)教師于國慶實(shí)驗(yàn)名稱實(shí)驗(yàn)三七段譯碼顯示成績實(shí)驗(yàn)類型設(shè)計(jì)型批閱教師一、實(shí)驗(yàn)?zāi)康?1)掌握VHDL語言的行為描述設(shè)計(jì)時序電路。(2)掌握FPGA動態(tài)掃描顯示電路設(shè)計(jì)方法。(3)熟悉進(jìn)程(process)和順序語句的應(yīng)用。二、實(shí)驗(yàn)原理：用4個開關(guān)作為加法器的一組輸入變量，共4組輸入變量；對毎組變量進(jìn)行譯碼，變換成0?F標(biāo)準(zhǔn)段碼，段碼中“1”表示段亮，“0”表示段滅。一位時鐘輸入作為掃描顯示位掃時鐘，四位位掃輸出，依次輸出高電平。8位段碼輸出，根據(jù)位選狀態(tài)選擇

2、輸出四組輸入變量的相應(yīng)譯碼結(jié)果。四組輸入采用試驗(yàn)箱K1?K16,時鐘輸入選擇試驗(yàn)箱CP1或CP2；試驗(yàn)箱LED顯示選擇動態(tài)顯示方式(CZ1開關(guān)ST選擇OFF),段碼、位碼分別掃描輸出，某個管的位碼有效期間，將其對應(yīng)的段碼輸出，各位碼依次有效，實(shí)現(xiàn)循環(huán)掃描顯示，將輸入的16位二進(jìn)制數(shù)，每4位一組，分別顯示到4個數(shù)碼管上(0~F)。三、實(shí)驗(yàn)內(nèi)容及步驟1.打開MUXPLUSIIVHDL編輯器，完成七段譯碼顯示的設(shè)計(jì)。包括VHDL程序輸入、編譯、綜合。實(shí)驗(yàn)程序如下：libraiyieee;useieee.std_logic_

3、l164.all;useieee.std_logic_unsigned.all;ENTITYalpherISPORT(elk:INSTD_LOGIC;choice:OUTSTD_LOGIC_VECTOR(7downto0);data:OUTSTD_LOGIC_VECTOR(7downto0));ENDalpher;ARCHITECTUREaOFalpherISSIGNALcount:STD_LOGIC_VECTOR(3downto0);SIGNALtemp:STD_LOGIC_VECTOR(3downto0);BEG

4、INchoice<="10000000";clklJabel:PROCESS(elk)BEGINIFclk'eventandelk-TTHENcount<=count+1;ENDIF;ENDPROCESSclkl」abel;WITHcountselectdatav=T1111100”WHEN”0000”，H01100000"WHEN”0001”，nl1011010"WHEN”0010”，”11110010”WHEN”0011”，”01100110”WHEN”0100”,”10110110”WHEN”0101”，T01

5、11110”WHEN”0110”，nl1100000"WHEN“0111”，Til11110”WHENT000”，T1110110”WHENT001”，T1101110”WHENT010”，”00111110”WHEN”1011”，T0011100”WHEN”1100”，”01111010”WHEN”1101”，”10011110”WHEN”1110”，”10001110”WHENOTHERS;ENDa;2、建立仿真波形文件，使用MAXPLUSIISimulator功能進(jìn)行功能仿真。仿真結(jié)果如下：9MAX-plusI

6、I-dAaalpher-[alphe.scf-WaveformEditor]qMAX^plus11fileEditViewNodeAssignUtilitiesOptiorwWindowHelpI小ITime

7、16353”]Wend

8、-32&47us49u$NameValue—d*Pchoce[70]甌*datad?count0H80H31D21.8iVhLlTlT?TlTll^LhhhLhLlTlTjn1.8us2.0u$22us2.4us2.6u$2.8us3.0us3.2us3.4us3.6u$J&s4.0u

9、s4.2us4.4us4.6us48u$ZnESCEKC(ni??E??S(inESEGIlE?mE?E??E(I5.0us5.2us5.4us5KD0ES0?3、目標(biāo)器件選擇與管腳鎖定并重新編譯、綜合、適配。FPGA型號：EP1K100QC208-3引腳綁定：NODE綁定FPGA引腳對應(yīng)實(shí)驗(yàn)箱上的4、下載并驗(yàn)證結(jié)果將引腳進(jìn)行綁定與硬件配置后便可將程序下載到芯片屮。程序下載完畢后,我們通過把時鐘調(diào)到最慢的頻率上，數(shù)碼管會從1開始顯示。四、實(shí)驗(yàn)結(jié)果與總結(jié)實(shí)驗(yàn)結(jié)果符合預(yù)期效果,即在時鐘下數(shù)碼管會進(jìn)行從1開始依次加1的顯示

10、。通過這次實(shí)驗(yàn)我們加深了對EDA這門課程的理解，更加深入了解數(shù)碼管在試驗(yàn)箱上的顯示的原因以及試驗(yàn)箱上的時鐘如何使用的問題。學(xué)會了如何使用MAXPLUSII進(jìn)行VHDL語言編程以及將程序下載到芯片上，增加了對學(xué)習(xí)VHDL語言的興趣，增強(qiáng)了實(shí)踐動手能力，學(xué)到了許多課本上沒有的知識。