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《eda實驗 七段譯碼顯示》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、河北科技大學(xué)實驗報告2010級電信專業(yè)101班學(xué)號13年5月6日姓名同組人指導(dǎo)教師于國慶實驗名稱實驗三七段譯碼顯示成績實驗類型設(shè)計型批閱教師一、實驗?zāi)康模?）掌握VHDL語言的行為描述設(shè)計時序電路。（2）掌握FPGA動態(tài)掃描顯示電路設(shè)計方法。（3）熟悉進程（process）和順序語句的應(yīng)用。二、實驗原理：用4個開關(guān)作為加法器的一組輸入變量，共4組輸入變量；對每組變量進行譯碼，變換成0~F標準段碼，段碼中“1”表示段亮，“0”表示段滅。一位時鐘輸入作為掃描顯示位掃時鐘，四位位掃輸出，依次輸出高電平。8位段碼輸出，根據(jù)位選狀態(tài)選擇輸出四組輸入變量的相應(yīng)譯碼結(jié)果。四
2、組輸入采用試驗箱K1~K16，時鐘輸入選擇試驗箱CP1或CP2；試驗箱LED顯示選擇動態(tài)顯示方式（CZ1開關(guān)ST選擇OFF），段碼、位碼分別掃描輸出，某個管的位碼有效期間，將其對應(yīng)的段碼輸出，各位碼依次有效，實現(xiàn)循環(huán)掃描顯示，將輸入的16位二進制數(shù)，每4位一組，分別顯示到4個數(shù)碼管上（0~F）。三、實驗內(nèi)容及步驟1．打開MUXPLUSIIVHDL編輯器，完成七段譯碼顯示的設(shè)計。包括VHDL程序輸入、編譯、綜合。實驗程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.All;ENTITYqiduanyimaISPORT(CLK:INS
3、TD_LOGIC;A:OUTSTD_LOGIC_VECTOR(3DOWNTO0);5B:INSTD_LOGIC_VECTOR(15DOWNTO0);C:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDqiduanyima;ARCHITECTUREsimpleOFqiduanyimaISBEGINPROCESS(CLK)VARIABLEQ:INTEGERRANGE0TO5;VARIABLECOUNT:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENQ:=Q+1;CASEQISW
4、HEN1=>A(3DOWNTO0)<="1000";WHEN2=>A(3DOWNTO0)<="0100";WHEN3=>A(3DOWNTO0)<="0010";WHEN4=>A(3DOWNTO0)<="0001";WHENOTHERS=>NULL;ENDCASE;CASEQISWHEN1=>COUNT(3DOWNTO0):=B(3DOWNTO0);WHEN2=>COUNT(3DOWNTO0):=B(7DOWNTO4);WHEN3=>COUNT(3DOWNTO0):=B(11DOWNTO8);WHEN4=>COUNT(3DOWNTO0):=B(15DOWNTO1
5、2);WHENOTHERS=>NULL;ENDCASE;IFQ=5THENQ:=0;ENDIF;ENDIF;CASECOUNTISWHEN"0000"=>C(6DOWNTO0)<="0111111";WHEN"0001"=>C(6DOWNTO0)<="0000110";WHEN"0010"=>C(6DOWNTO0)<="1011011";WHEN"0011"=>C(6DOWNTO0)<="1001111";WHEN"0100"=>C(6DOWNTO0)<="1100110";5WHEN"0101"=>C(6DOWNTO0)<="1101101";WHEN"01
6、10"=>C(6DOWNTO0)<="1111101";WHEN"0111"=>C(6DOWNTO0)<="0000111";WHEN"1000"=>C(6DOWNTO0)<="1111111";WHEN"1001"=>C(6DOWNTO0)<="1101111";WHEN"1010"=>C(6DOWNTO0)<="1110111";WHEN"1011"=>C(6DOWNTO0)<="1111100";WHEN"1100"=>C(6DOWNTO0)<="0111001";WHEN"1101"=>C(6DOWNTO0)<="1011110";WHEN"1110"
7、=>C(6DOWNTO0)<="1111001";WHEN"1111"=>C(6DOWNTO0)<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREsimple;2、建立仿真波形文件，使用MAXPLUSIISimulator功能進行功能仿真。仿真結(jié)果如下：3、目標器件選擇與管腳鎖定并重新編譯、綜合、適配。FPGA型號：EP1K100QC208-3引腳綁定：5NODE綁定FPGA引腳對應(yīng)實驗箱上的A0PIN-169M1DA1PIN-170M1CA2PIN-172M1BA3PIN-173M1
8、AB0PIN-64KL1B1PIN-6
