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《EDA實(shí)驗(yàn)二_VHDL七段數(shù)碼管顯示譯碼.doc》由會(huì)員上傳分享，免費(fèi)在線(xiàn)閱讀，更多相關(guān)內(nèi)容在應(yīng)用文檔-天天文庫(kù)。
1、EDA實(shí)驗(yàn)二七段數(shù)碼管顯示譯碼的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、掌握七段數(shù)碼管譯碼器的工作原理；2、學(xué)會(huì)運(yùn)用波形仿真測(cè)試檢驗(yàn)程序的正確性；3、學(xué)會(huì)運(yùn)用波形仿真測(cè)試檢驗(yàn)程序的正確性。二、實(shí)驗(yàn)設(shè)備ZYE1502C型實(shí)驗(yàn)箱三、內(nèi)容要求1、用撥位開(kāi)關(guān)輸入8421BCD碼，七段數(shù)碼管顯示“0－F”16個(gè)16進(jìn)制的數(shù)字。2、觀察字符亮度和顯示刷新的效果：（1）在8個(gè)七段數(shù)碼管上同時(shí)顯示某一數(shù)字；（2）在8個(gè)七段數(shù)碼管上動(dòng)態(tài)顯示某一數(shù)字。3、擴(kuò)展內(nèi)容：（1）動(dòng)態(tài)顯示時(shí)，能即時(shí)改變顯示的順序；（2）動(dòng)態(tài)顯示時(shí)，實(shí)現(xiàn)顯示數(shù)字從0~F的循環(huán)顯示。四、實(shí)驗(yàn)步驟1、輸入：設(shè)計(jì)部分采用VHDL語(yǔ)言完成；2、編譯；3、仿真；4、下
2、載；5、連線(xiàn)。（1）四個(gè)撥位開(kāi)關(guān)（在P1、P2處選擇）連接D3、D2、D1、D0信號(hào)所對(duì)應(yīng)的管腳。時(shí)鐘CLK所對(duì)應(yīng)的管腳同實(shí)驗(yàn)箱上的時(shí)鐘源相連。（2）掃描片選信號(hào)DIG（0TO3）的管腳同七段數(shù)碼管（共陰）相連；（3）七段數(shù)碼管驅(qū)動(dòng)信號(hào)A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管的段輸入PCLK處的連接線(xiàn)孔A,B,C,D,E,F,G相連。五、實(shí)驗(yàn)報(bào)告1、論述實(shí)驗(yàn)過(guò)程和步驟；2、填寫(xiě)正確的實(shí)驗(yàn)結(jié)果。（1）通過(guò)兩種顯示效果分析：字符顯示亮度同掃描頻率的關(guān)系，且讓人眼感覺(jué)不出光閃爍現(xiàn)象的最低掃描頻率是多少？答：掃描頻率越高，顯示亮度越低。人眼看是否閃爍與所用的時(shí)鐘和分頻方式有關(guān)，在頻率穩(wěn)定和分
3、頻均勻的情況下，最低掃描頻率為256Hz，若分頻不均勻或頻率不穩(wěn)定，則需更高頻率。（2）字形編碼的種類(lèi)，即一個(gè)7段數(shù)碼管可產(chǎn)生多少種字符，產(chǎn)生所有字符需要多少根被譯碼信號(hào)線(xiàn)？答：一個(gè)7段數(shù)碼管可產(chǎn)生2^7=128種字符,產(chǎn)生所有字符至少需要7根被譯碼信號(hào)線(xiàn)。但假如只編譯0-F，16個(gè)字符，則至少只需要4根被譯碼信號(hào)線(xiàn)。六、實(shí)驗(yàn)小結(jié)。答：1、不同控制端需要預(yù)先分配控制優(yōu)先級(jí)，否則編寫(xiě)的時(shí)候會(huì)出現(xiàn)很多問(wèn)題。優(yōu)先級(jí)分為普通和特殊，一般錯(cuò)誤情況可以跨越權(quán)限顯示出來(lái)。2、不同的錯(cuò)誤需要不同的顯示來(lái)區(qū)分。3、LOAD和CLR的優(yōu)先級(jí)低于EN，在EN從無(wú)效到有效的過(guò)程中（0→1），顯示會(huì)根據(jù)現(xiàn)態(tài)和MODE
4、出現(xiàn)多種情況：（0，次態(tài)，不定態(tài)，鎖存值）等，所以一般在EN啟動(dòng)后，需要LOAD或者CLR來(lái)清空這些不確定因素。優(yōu)先級(jí)設(shè)計(jì)：優(yōu)先級(jí)控制端說(shuō)明1topEN使能，低電平有效2mode(2,3)錯(cuò)誤的11值，顯示-或----3LOAD讀取，高電平有效3CLR清零，高電平有效4mode(0)刷屏模式:0靜態(tài)/1刷屏模式5mode(1)刷屏模式：0左->/1<-右4mode(2,3)顯示數(shù)字：00不變/01順數(shù)/10逆數(shù)控制端所有情況列表： 控制內(nèi)容DIG、DOUTDOUTDOUTDIG4/1DIG1DOUT ↑↑↑↑↑↑DIG瞬時(shí)有效位顯示內(nèi)容ENLOADCLRmode(0)mode(1)mode
5、(2,3)4靜態(tài)顯示----1×××××4靜態(tài)顯示----000/01/100×111左->刷屏顯示-000/01/100111<-右刷屏顯示-000/01/1011110無(wú)任何顯示011×××4靜態(tài)顯示鎖存數(shù)字0000×004靜態(tài)顯示順數(shù)數(shù)字0000×014靜態(tài)顯示逆數(shù)數(shù)字0000×101左->刷屏顯示鎖存數(shù)字00010001左->刷屏顯示順數(shù)數(shù)字00010011左->刷屏顯示逆數(shù)數(shù)字00010101<-右刷屏顯示鎖存數(shù)字00011001<-右刷屏顯示順數(shù)數(shù)字00011011<-右刷屏顯示逆數(shù)數(shù)字00011104靜態(tài)顯示00000010×00/01/101左->刷屏顯示00011000/0
6、1/101<-右刷屏顯示00011100/01/104靜態(tài)顯示DIN數(shù)字0100×00/01/101左->刷屏顯示DIN數(shù)字0101000/01/101<-右刷屏顯示DIN數(shù)字0101100/01/10代碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.All;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsegmentISPORT(CLK:INSTD_LOGIC;CP:BufferSTD_LOGIC;EN:INSTD_LOGIC;LOAD:INSTD_LOGIC;CLR:INSTD_LOGIC;MODE:INSTD_LOGIC_VECTO
7、R(0TO3);DOUT:OUTSTD_LOGIC_VECTOR(0TO6);--對(duì)應(yīng)A,B,C,D,E,F,G,DP輸出DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);--對(duì)應(yīng)4321位數(shù)字DIG:OUTSTD_LOGIC_VECTOR(0TO3));--段顯信息，onehotENDsegment;ARCHITECTUREoneOFsegmentISBEGINPROCESS(EN,LOAD
