基于noc眾核系統(tǒng)級(jí)建模技術(shù)的研究

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1、基于Noc的眾核系統(tǒng)級(jí)建模技術(shù)研究摘要片上網(wǎng)絡(luò)(NoC)與眾核技術(shù)的結(jié)合在帶來(lái)高并行度、高擴(kuò)展性的同時(shí)，也帶來(lái)高復(fù)雜度等設(shè)計(jì)挑戰(zhàn)。如何在系統(tǒng)級(jí)設(shè)計(jì)的早期探索基于NoC的眾核設(shè)計(jì)空間，成為當(dāng)前亟需解決的問(wèn)題之一。本文以SystemC為建模工具，研究基于NoC的眾核系統(tǒng)級(jí)建模方法，建立優(yōu)化的RTL級(jí)、周期精確的事務(wù)級(jí)NoC模型和集成ARM的眾核系統(tǒng)級(jí)仿真平臺(tái)。論文的主要工作如下：首先，使用周期精確的寄存器傳輸級(jí)(RTL)建模方法，建立NoC系統(tǒng)級(jí)模型，并針對(duì)NoC可擴(kuò)展性問(wèn)題研究提高仿真速度的建模優(yōu)化方法。以包．連接電路作為NoC協(xié)議，建立

2、仲裁、路由和網(wǎng)絡(luò)規(guī)?？膳渲玫腞TL模型；通過(guò)定量分析RTL模型中的模塊、信號(hào)以及進(jìn)程與網(wǎng)絡(luò)規(guī)模的關(guān)系，提出弱化路由結(jié)點(diǎn)層次結(jié)構(gòu)、進(jìn)程歸并和交叉開關(guān)虛擬化的優(yōu)化方法，對(duì)大規(guī)模NoC網(wǎng)絡(luò)的仿真效率進(jìn)行了有效優(yōu)化?！皾M”負(fù)載測(cè)試表明：RTL優(yōu)化模型具有良好的可擴(kuò)展性，比優(yōu)化前的仿真時(shí)間平均減少了48％。其次，為了提高建模效率和研究網(wǎng)絡(luò)性能，使用周期精確的事物級(jí)建模方法，建立NoC系統(tǒng)級(jí)模型。使用隱式狀態(tài)機(jī)和事件驅(qū)動(dòng)完成NoC路由結(jié)點(diǎn)建模；通過(guò)分析歸納出3x3標(biāo)準(zhǔn)網(wǎng)格，對(duì)其它規(guī)模的網(wǎng)絡(luò)，根據(jù)其結(jié)點(diǎn)在標(biāo)準(zhǔn)網(wǎng)格中的映射關(guān)系，設(shè)計(jì)一種自動(dòng)互連算法，完

3、成高維序數(shù)網(wǎng)絡(luò)的自動(dòng)生成?！皾M”負(fù)載測(cè)試結(jié)果表明：事務(wù)級(jí)模型比RTL優(yōu)化模型的仿真時(shí)間平均減少53％。最后，使用周期精確的事物級(jí)建模方法，建立集成NoC與ARM處理器的眾核仿真平臺(tái)。先對(duì)ARM指令集模型進(jìn)行SystemC封裝，針對(duì)開源的事務(wù)級(jí)AHB總線設(shè)計(jì)主設(shè)備接口、資源網(wǎng)絡(luò)接口和DMA，建立ARM．SoC系統(tǒng)，再與事務(wù)級(jí)片上網(wǎng)絡(luò)集成，得到MPSoC—NoC系統(tǒng)級(jí)仿真平臺(tái)。矩陣連乘兩種方案的量化分析表明該平臺(tái)可用于設(shè)計(jì)空間探索。關(guān)鍵詞：片上網(wǎng)絡(luò)；眾核；系統(tǒng)級(jí)建模；SystemCStudyofSystem—LevelModelingTec

4、hnologyforNetworl●on-Chipbased】Ⅵany—coreProcessorABSTRACTMulti．coreormany-corearchitectureusingNetworkonChip(NoC)technologyhastheadVantageofparallelcomputingandhighthroughoutcommunicationperformance．Butatthesametimeitbringsmorecomplexityofexploringthehardwareandsoftwared

5、esignspace．InordertogetabetterunderstandingofsystemleVeldesignissuesofNoCbasedmany—corearchitecture，wefirstdesignthecycleaccuratesystem-leVelmodelsofNoCinbothsignalleVel(orcalledRegisterTransferLeVel)andtransactionalleVel．AndthenweoptimizethemodelingmethodtoimproVethesim

6、ulationspeedforthemany—corearchitecturethatcanintegratehundredsofcores．FinallywedeVelopedamany—coresimulatorthatintegratesbothoftheNoCmodelandanARMcompatibleinstructionsimulator．Themaincontributionofthispaperisasfollows：Firstly，wedevelopedacycle-accurateRTLleVeltoexplore

7、thedesignspaceofanimprovedpacket．connectedcircuitNoC．ThroughqualitatiVeanalysis，wethenproposedanoptimizingmethodbyreducingthemodulehierarchy1eVels，reconstructingtheprocessrelationshipandVirtualizingtheswitcharchitecture．Experimentswith”Full”loadshoWthattheoptimizedRTLmod

8、elhasgoodscalabilityandthesimulationtimeisreducedbyanaVerageof48％thanRTLmodel．Secondly，wedevelopedacycl