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1、第38卷第2期(總第148期)火控雷達(dá)技術(shù)Vol.38No.2(Serise148)2009年6月FireControlRadarTechnologyJune2009文章編號(hào):100828652(2009)022048205FPGA中高速浮點(diǎn)運(yùn)算的設(shè)計(jì)與實(shí)現(xiàn)鐘小艷蘇濤孫多(西安電子科技大學(xué)西安710071)【摘要】該文設(shè)計(jì)的適于FPGA中實(shí)現(xiàn)的浮點(diǎn)運(yùn)算器,采用自定義的26位浮點(diǎn)數(shù)據(jù)格式,利用改進(jìn)的移位結(jié)構(gòu)和優(yōu)化的前導(dǎo)0/1個(gè)數(shù)的判斷,在尾數(shù)舍入中使用了適于尾數(shù)舍入的對(duì)稱舍入法,優(yōu)化了運(yùn)算器的性能。最后給出在FPGA中的仿真結(jié)果,驗(yàn)證了本設(shè)計(jì)的正確性。通過(guò)與
2、26位浮點(diǎn)數(shù)據(jù)和32位浮點(diǎn)數(shù)據(jù)的常用的算法實(shí)現(xiàn)的浮點(diǎn)運(yùn)算對(duì)比,發(fā)現(xiàn)本設(shè)計(jì)不僅節(jié)省了資源,還極大提高了浮點(diǎn)運(yùn)算器的工作頻率,工作頻率達(dá)到了300MHz以上。關(guān)鍵詞:FPGA;浮點(diǎn)運(yùn)算;高速;對(duì)稱舍入法中圖分類號(hào):TP332.2文獻(xiàn)標(biāo)識(shí)碼:ADesignandImplementationofHigh2speedFloating2pointOperationsinFPGAZhongXiaoyan,SuTao,SunDuo(XidianUniversity,Xi′an710071)Abstract:Thedesignedfloating2pointcalculat
3、or,whichissuitableforimplementationinFPGAinthispaperadoptstheuser2defined262bitfloatingpointdataformattooptimizetheperformanceofthecalculatorbyusingtheimprovedshiftstructureandoptimizedjudgmentofthenumberofleading0/1,andsymmetricroundingmethodsuitableformantissaroundinginmantissar
4、ounding.Finally,simulationresultsinFPGAaregiventoprovethecorrectnessofthisdesign.Ascontrastingwiththefloatingalgorithmimplementedbyusingnormal2usedalgorithmof262bitfloatingpointdataand322bitfloatingpointdata,itisfoundthatthisdesignnotonlysavestheresource,butalsoincreasestheoperati
5、ngfrequencyofthecalculator,andtheoperatingfrequencyisupto300MHzover.Keywords:FPGA;floating2pointoperations;high2speed;symmetricroundingmethod1引言無(wú)能為力,而浮點(diǎn)數(shù)比定點(diǎn)數(shù)的表述范圍寬,有效精度高,更適合科學(xué)計(jì)算與工程計(jì)算,因此需要設(shè)計(jì)一FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)技術(shù)的理論研究和種高速的浮點(diǎn)運(yùn)算單元。實(shí)際應(yīng)用越來(lái)越受到人們的重視。現(xiàn)今的FPGA已完全具備數(shù)據(jù)運(yùn)算、信息處理、濾波計(jì)算等功能,從2浮點(diǎn)數(shù)據(jù)格式而將DSP
6、的專有運(yùn)算能力與FPGA的高速性合到一塊芯片上,以實(shí)現(xiàn)快速的在線開(kāi)發(fā)與硬件系統(tǒng)小型最常用的IEEE75421985標(biāo)準(zhǔn)定義的單精度浮化,同時(shí)也使PLD的應(yīng)用從原來(lái)的邏輯控制功能漸點(diǎn)格式:漸轉(zhuǎn)向了數(shù)據(jù)運(yùn)算功能,為可編程單芯片系統(tǒng)開(kāi)創(chuàng)SE-127A=(-1)×F×2了一個(gè)新紀(jì)元。運(yùn)算器是數(shù)字信號(hào)處理過(guò)程中的重要基本組成部分,絕大多數(shù)FPGA都使用定點(diǎn)數(shù)據(jù)單精度浮點(diǎn)格式字長(zhǎng)32bits共分為三段:s是符格式進(jìn)行運(yùn)算處理,對(duì)高精度、數(shù)據(jù)范圍較大的運(yùn)算號(hào)位,字長(zhǎng)1bit;e是指數(shù)域,字長(zhǎng)8bits;f是尾數(shù)域,收稿日期:2008208215作者簡(jiǎn)介:鐘小艷,女,19
7、83年生,碩士研究生。研究方向?yàn)槔走_(dá)信號(hào)處理理論。第2期鐘小艷等:FPGA中高速浮點(diǎn)運(yùn)算的設(shè)計(jì)與實(shí)現(xiàn)49字長(zhǎng)23bits,如圖1所示。IEEE75421985標(biāo)準(zhǔn)定義浮點(diǎn)數(shù)的尾數(shù)為規(guī)格化數(shù),即尾數(shù)的整數(shù)固定為1。這樣23bits尾數(shù)中包含隱藏的整數(shù)位1,攜帶了24bits的信息。這種格式的浮點(diǎn)數(shù)進(jìn)行乘法運(yùn)算需要做24324bit的乘法。而目前的FPGA芯片中集成的乘法器均為18318bit或939bit的固定結(jié)構(gòu),則1個(gè)24324bit的乘法器需要4個(gè)18318bit組成(相當(dāng)于兩級(jí)18318bit乘法操作)。顯然采用IEEE75421985單精度浮點(diǎn)格式
8、的浮點(diǎn)運(yùn)算難以達(dá)到很高的運(yùn)算速度,且需要的資源較多。圖3規(guī)格化浮點(diǎn)
