SDRAM接口學(xué)習(xí)

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1、SDRAM接口講解SDRAM:SynchronousDynamicRandomAccessMemory同步動態(tài)隨機存儲器，同步是指Memory工作需要同步時鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動態(tài)是指存儲陣列需要不斷的刷新來保證數(shù)據(jù)不丟失；隨機是指數(shù)據(jù)不是線性依次存儲，而是自由指定地址進行數(shù)據(jù)讀寫DDRSDRAM：DoubleDataRateSDRAM，是雙倍速率同步動態(tài)隨機存儲器目錄part1-SDRAM內(nèi)存模組結(jié)構(gòu)part2-SDRAM芯片內(nèi)部結(jié)構(gòu)Part3-SDRAM芯片外部結(jié)構(gòu)part4-SDRAM內(nèi)部操作與工作時序

2、part5-SDRAM性能優(yōu)化part6-備注Part7-參考資料Part1SDRAM內(nèi)存模組結(jié)構(gòu)P-Bank（PhysicalBank）內(nèi)存總線等同于CPU數(shù)據(jù)總線的位寬。單位為Bit，簡稱P-Bank。注意：P-Bank是SDRAM及以前傳統(tǒng)內(nèi)存特有的概念芯片位寬：在SDRAM中，單個芯片的位寬即每個傳輸周期能提供的數(shù)據(jù)量（僅對SDRAM有效）=一個存儲單元位寬單個芯片的位寬一般都較小，所以為了組成P-Bank所需的位寬，就需要多顆芯片并聯(lián)工作。DIMM：DoubleIn-lineMemoryModule,雙列內(nèi)存模組。模組電路板

3、與主板插槽的接口有兩列引腳。DIMM是SDRAM集合形式的最終體現(xiàn)，每個DIMM至少包含一個P-Bank的芯片集合Part2SDRAM芯片內(nèi)部結(jié)構(gòu)邏輯Bank（LogicalBank）：SDRAM芯片內(nèi)部存儲陣列由于技術(shù)、成本、內(nèi)存工作效率(具體見part5-SDRAM性能優(yōu)化）三方面原因，一個芯片內(nèi)部有多個L-ABNK，目前基本為四個(SDRAM規(guī)范中的最高L-Bank數(shù)量）芯片位寬（SDRAM內(nèi)存芯片傳輸一次的數(shù)據(jù)量）：L-Bank存儲陣列中一個存儲單元的容量芯片容量=行數(shù)×列數(shù)（得到一個L-Bank的存儲單元數(shù)量）×L-Bank

4、的數(shù)量×位寬（單位bit）模組容量：相同位寬下，不同芯片的組合會有不同的容量Part2SDRAM芯片內(nèi)部結(jié)構(gòu)Part3-SDRAM芯片外部結(jié)構(gòu)Part3-SDRAM芯片外部結(jié)構(gòu)Part3-SDRAM芯片外部結(jié)構(gòu)內(nèi)存尋址步驟以及相關(guān)引腳：P-BANK(CS)-L-BANK（BA)-行（RAS、An、WE#)-列（CAS、An、WE#）part4-SDRAM內(nèi)部操作與工作時序part4-SDRAM內(nèi)部操作與工作時序芯片工作順序：初始化-行有效-列讀寫內(nèi)存初始化：模式寄存器設(shè)置（MRS，ModeRegisterSet）內(nèi)存控制器（北橋芯片）

5、在BIOS的控制下進行，寄存器的信息由地址線來提供。part4-SDRAM內(nèi)部操作與工作時序行有效：CS/BAn/RAS信號同時發(fā)出part4-SDRAM內(nèi)部操作與工作時序列讀寫：CAS與WE#同時發(fā)出。在SDRAM中，行地址與列地址是共用的（地址復(fù)用），以CAS區(qū)分行列尋址（注：列尋址時，A10用作預(yù)充電命令）part4-SDRAM內(nèi)部操作與工作時序讀寫命令表(除自刷新SelfRefresh)命令外，所有命令都是默認(rèn)CKE有效）part4-SDRAM內(nèi)部操作與工作時序行選通：在發(fā)送列讀寫命令時，與行有效命令有一個間隔，這個間隔定義為

6、tRCD（RAStoCASDelay,RAS至CAS延遲）。這是根據(jù)芯片存儲陣列電子元件響應(yīng)時間（從一種狀態(tài)到另一種狀態(tài)變化的過程）制定。廣義的tRCD以時鐘周期（tCK，ClockTime）數(shù)為單位part4-SDRAM內(nèi)部操作與工作時序讀操作:列地址確定后，存儲單元確定CL:CASLatency，CAS潛伏期。從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出時間間隔CL只在讀取時出現(xiàn)，所以CL又被稱為讀取潛伏期（RL，ReadLatency）。單位為時鐘周期數(shù)part4-SDRAM內(nèi)部操作與工作時序T0-T1(根據(jù)芯片不同，>=一個TCK)

7、：假設(shè)芯片位寬為n個bit，列數(shù)為c，那么一個列地址需選通n個存儲體。但存儲體中晶體管反應(yīng)時間造成數(shù)據(jù)延后觸發(fā)。這個時間結(jié)束時，數(shù)據(jù)被觸發(fā)，傳向S-AMPT1-T2(>=一個TCK):存儲單元中電容容量很小，S-AMP(senseamplifier)要對其電壓比較以進行邏輯電平的判斷，然后在做放大/驅(qū)動tAC：AccessTimefromCLK，時鐘觸發(fā)后的訪問時間（即T1-T2）S-AMP:在讀取時保持?jǐn)?shù)據(jù)邏輯狀態(tài)，Cache的作用，再次讀取時由它直接發(fā)送，不進行新的尋址輸出數(shù)據(jù)重寫：邏輯狀態(tài)為1的電容在讀取操作后，會因放電而變?yōu)檫?/p>

8、輯0，所以要預(yù)充電階段做數(shù)據(jù)重寫part4-SDRAM內(nèi)部操作與工作時序?qū)懖僮鳎簩懖僮饕苍趖RCD之后進行，但沒有CL（數(shù)據(jù)信號由控制端發(fā)出，輸入時芯片無需做任何調(diào)校，只需直接傳到數(shù)據(jù)輸入寄存器中，然后由寫入驅(qū)動器進行對