二位十進制計數(shù)器.pdf

ID:50220915

大?。?96.26 KB

頁數(shù):5頁

時間:2020-03-12

二位十進制計數(shù)器.pdf_第1頁
二位十進制計數(shù)器.pdf_第2頁
二位十進制計數(shù)器.pdf_第3頁
二位十進制計數(shù)器.pdf_第4頁
二位十進制計數(shù)器.pdf_第5頁
資源描述:

《二位十進制計數(shù)器.pdf》由會員上傳分享,免費在線閱讀,更多相關內容在行業(yè)資料-天天文庫。

1、EDA技術及應用講座作業(yè)題目:基于EDA的二位十進制計數(shù)器學校:中南大學學科專業(yè):生物醫(yī)學工程學生:學號:0405080704任課教師:完成日期:2011年5月19日基于EDA的二位十進制計數(shù)器一實驗目的1了解QuartusII軟件及基本操作;2熟悉圖形編輯器GraphicEditorFile的設計方法;3熟悉VHDL語言設計方法;4掌握簡單計數(shù)器的圖形設計方法和VHDL語言設計方法。二任務要求用兩種EDA設計方法設計一個二位十進制計數(shù)器,具體要求如下:1能累加計時;2能循環(huán)計時(當計時到我們所需的數(shù)值時,能清零繼續(xù)計數(shù));3能通過一個開關來選擇計數(shù)器進制數(shù);4要求分別用圖形設計方法和VH

2、DL語言兩種方法實現(xiàn)該設計;5分析比較兩種設計方法。三計數(shù)器原理及其EDA實現(xiàn)方法計數(shù)是一種最簡單基本的運算,計數(shù)器就是實現(xiàn)這種運算的邏輯電路,計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù),以實現(xiàn)測量、計數(shù)和控制的功能,同時兼有分頻功能,計數(shù)器是由基本的計數(shù)單元和一些控制門所組成,計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構成,這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。在EDA設計中,可以采用兩種方法來實現(xiàn)簡單的計數(shù)器。采用圖形設計方法,設計者可以調用設計軟件提供的庫元件,如基本的邏輯器件與門、或門、四位十進制計數(shù)器74160等等,并將這些元件以一定方式連接,從而構成目

3、標計數(shù)器;采用VHDL語言設計方法,設計者只要根據(jù)VHDL語言規(guī)則定義目標計數(shù)器的管腳,并描述目標計數(shù)器的功能,然后設計軟件便可以自動綜合出目標計數(shù)器,采用這種設計方法,設計者不用考慮實際可用硬件的構成方式,因此很靈活方便。本作業(yè)將利用Alter公司的設計軟件QuartusII9.1分別采用以上兩種方法來實現(xiàn)一個二位十進制計數(shù)器,該計數(shù)器有兩個可選進制24進制和12進制,可以通過一個開關來改變進制。該計數(shù)器在輸入時鐘的驅動下可以在00到24(或12)間循環(huán)計數(shù),并將當前計數(shù)的十位和個位以BCD碼輸出。四具體方案4.1圖形設計方法1設計思路我采用了兩個同步十進制計數(shù)器74160來實現(xiàn)二位十進

4、制計數(shù)器,其原理圖如圖1所示。圖1中將個位計數(shù)器ONES的輸出H0[0]-H0[3]通過一個或非門連接到十位計數(shù)器TENS的時鐘輸入,從而實現(xiàn)個位到十位的進位。當H0[0]-H0[3],由“1001”變?yōu)椤?000時”,或非門將產生一個上升沿,從而觸發(fā)十位數(shù)計數(shù)器加1。74160具有一個異步清零腳(CLRN)和一個同步置數(shù)腳(LDN),我采用了同步置數(shù)腳來實現(xiàn)該計數(shù)器的循環(huán)計數(shù)。圖1中24進制計數(shù)情況下,當兩個計數(shù)器的輸出為23(即“00100011”)時,通過一個與非門產生一個下降沿并輸入到兩個計數(shù)器的同步置數(shù)端,從而實現(xiàn)了循環(huán)計數(shù)。12進制計數(shù)時,只要輸出為111(即“00010001

5、”)時便產生置數(shù)信號。圖1中多路復用器Multiplexer用來選擇進制數(shù),由開關SWI控制,如果SWI為高電平,則選通A->Y的通道,即選擇了24進制計數(shù);如果SWI為高電平,剛選通B->Y通道,即選擇了12進制計數(shù)。圖1二位十進制計數(shù)器原理圖2仿真波形仿真波形如圖2和圖3所示,圖2為24進制下的仿真波形,圖3為12進制下的仿真波形。圖224進制計數(shù)器仿真波形圖312進制計數(shù)器仿真波形24.2VHDL語言設計方法1設計思路及代碼利用VHDL語言設計電路,只要正確描述目標電路的功能,然后由設計軟件綜合而到最終的邏輯電路。下面是設計該二位十進制計數(shù)器的程序代碼,其功能與上面圖形設計方法所得計

6、數(shù)器基本一樣,只是多一個復位功能。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCounter24VHDLisport(Rst:instd_logic;--復位,低電平有效hCLK:instd_logic;--時鐘輸入SWI:instd_logic;--開關輸入,用于選擇24(高電平)或12(低電平)進制計數(shù)hour0,hour1:outstd_logic_vector(3downto0));--個位與十位BCD碼輸出endentityCounter24VHDL;architectur

7、eoneofCounter24VHDLissignalhour0_t,hour1_t:std_logic_vector(3downto0);--個位與十位緩沖器beginprocess(Rst,hCLK,SWI)beginifRst='0'thenhour0_t<="0000";hour1_t<="0000";elsifhCLK'eventandhCLK='1'thenifSWI='1'andhour0_t="0011"

當前文檔最多預覽五頁,下載文檔查看全文

此文檔下載收益歸作者所有

當前文檔最多預覽五頁,下載文檔查看全文
溫馨提示:
1. 部分包含數(shù)學公式或PPT動畫的文件,查看預覽時可能會顯示錯亂或異常,文件下載后無此問題,請放心下載。
2. 本文檔由用戶上傳,版權歸屬用戶,天天文庫負責整理代發(fā)布。如果您對本文檔版權有爭議請及時聯(lián)系客服。
3. 下載前請仔細閱讀文檔內容,確認文檔內容符合您的需求后進行下載,若出現(xiàn)內容與標題不符可向本站投訴處理。
4. 下載文檔時可能由于網絡波動等原因無法下載或下載錯誤,付費完成后未能成功下載的用戶請聯(lián)系客服處理。
关闭