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1、可編程邏輯器件結(jié)構(gòu)和 工作原理溫國忠主要內(nèi)容CPLD結(jié)構(gòu)和邏輯實(shí)現(xiàn)原理基于查找表的FPGA結(jié)構(gòu)與邏輯實(shí)現(xiàn)原理基于乘積項(xiàng)（Product-Term)的PLD結(jié)構(gòu)采用這種結(jié)構(gòu)的PLD芯片有：Altera的MAX7000，MAX3000系列,Xilinx的XC9500系列和Lattice的大部分產(chǎn)品PLD的內(nèi)部結(jié)構(gòu)PLD可分為三塊結(jié)構(gòu)宏單元（Marocell)可編程連線（PIA)I/O控制塊宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。圖中蘭色部分是多個(gè)宏單元的集合?？删幊踢B線負(fù)責(zé)信號傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，如可以設(shè)定集電
2、極開路輸出，三態(tài)輸出等。圖中左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時(shí)鐘，清零和輸出使能信號，這幾個(gè)信號有專用連線與PLD中每個(gè)宏單元相連，信號到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短。宏單元結(jié)構(gòu)宏單元結(jié)構(gòu)特點(diǎn)左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。
3、如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。PLD的邏輯實(shí)現(xiàn)原理下面我們以一個(gè)簡單的電路為例,具體說明PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D+B*C*!D(我們以!D表示D的“非”）PLD將以下面的方式來實(shí)現(xiàn)組合邏輯f：A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部會產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。圖中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到：f=f1+f2=(A*C*!D)+(B*C
4、*!D)。這樣組合邏輯就實(shí)現(xiàn)了圖電路中D觸發(fā)器的實(shí)現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實(shí)現(xiàn)。時(shí)鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖所示電路的功能。以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)復(fù)雜邏輯的實(shí)現(xiàn)對于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。這樣PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯查找表（Look-Up-
5、Table)的原理與結(jié)構(gòu)采用這種結(jié)構(gòu)的PLD芯片我們也可以稱之為FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)采用這種結(jié)構(gòu)的PLD芯片我們也可以稱之為FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)的原理查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。當(dāng)用戶通過原
6、理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可LUT實(shí)現(xiàn)原理下面是一個(gè)4輸入與門的例子：實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010....0...01111111111基于LUT的FPGA的結(jié)構(gòu)我們看一看xilinxSpartan-II的內(nèi)部結(jié)構(gòu)，如下圖：Spartan-II主要包括：CLB（包括兩個(gè)Slice）可編程連線
7、I/O塊RAM塊在spartan-II中，一個(gè)CLB包括2個(gè)Slices,每個(gè)slices包括兩個(gè)LUT，兩個(gè)觸發(fā)器和相關(guān)邏輯。Slices可以看成是SpartanII實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)Slices結(jié)構(gòu)查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理下面我們以一個(gè)簡單的電路為例,具體說明FPGA是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。時(shí)鐘信號C
8、LK由I/O腳輸入后進(jìn)入
