集成電路的可測試性設(shè)計ppt課件.ppt

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1、集成電路的可測試性設(shè)計集成電路的復(fù)雜度要求計算機技術(shù)的發(fā)展10/9/20211一、集成電路的設(shè)計驗證1、功能驗證技術(shù)功能驗證的目的是保證設(shè)計實現(xiàn)符合規(guī)格定義，保證RTL描述與規(guī)格定義的功能一致性。輸入（激勵）設(shè)計測試輸出（響應(yīng)）測試平臺設(shè)計規(guī)范10/9/20212輸入（激勵）設(shè)計測試輸出（響應(yīng)）設(shè)計規(guī)范期望輸出比較結(jié)果自檢查的TESTbench10/9/202132、時序分析技術(shù)（STA，StaticTimingAnalysis)時序分析技術(shù)根據(jù)電路網(wǎng)表的拓撲結(jié)構(gòu)，檢查電路中的所有路徑的時序特性，測試路徑的理論覆蓋率可以達到100%。時序分析無法驗證電路功能的正確性，這一

2、點必須由RTL級的功能仿真來保證。一般時序分析技術(shù)包含以下三個步驟：A,把設(shè)計分解為不同的時序路徑集合B，計算每條路徑的延遲信息C，檢查所有路徑的延遲，分析是否滿足時序約束。DQDQ邏輯邏輯邏輯邏輯ACLKZ路徑1路徑2路徑3路徑410/9/20214靜態(tài)時序分析所要做的主要包括以下內(nèi)容：A、建立時間和保持時間B、門控時鐘檢查。C、時鐘脈沖寬度檢查(高電平寬度和低電平寬度）。DQDQ邏輯邏輯CLK數(shù)據(jù)路徑時鐘路徑A、建立時間檢查的目的是確保數(shù)據(jù)在時鐘的有效沿到來之前到達。如上圖所示，數(shù)據(jù)不能到達太晚。我們可以得到時序路徑的時間余量（Slack)的計算公式。Slack=(時

3、鐘有效沿最早到達的時間-寄存器固有的建立時間）-數(shù)據(jù)到達的最早時間Slack不能為負數(shù)。10/9/20215保持時間的檢查是為了確保數(shù)據(jù)在時鐘的有效沿后能夠穩(wěn)定并保持足夠長的時間使時鐘能夠正確的采樣到數(shù)據(jù)。B、對于有門控電路的時鐘設(shè)計，時鐘有兩種狀態(tài)，關(guān)斷和使能。clkclkengateclkclkclkengateclkRequiredgate時鐘不全時鐘毛刺10/9/202163、形式驗證技術(shù)（formalverification)形式驗證技術(shù)是一種靜態(tài)驗證手段，根據(jù)電路結(jié)構(gòu)，靜態(tài)的判斷兩個設(shè)計在功能上是否等價。常用來判斷一個設(shè)計在修改前和修改后其功能是否保持一致。R

4、TL設(shè)計綜合優(yōu)化測試結(jié)構(gòu)插入I/O插入布局時鐘樹插入布線ECO綜合的結(jié)果是不是所設(shè)計。后面的設(shè)計在功能上與原始設(shè)計相同嗎。10/9/20217二、集成電路測試介紹測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。測試的基本情況：封裝前后都需要進行測試。測試與驗證的區(qū)別：目的、方法和條件測試的難點：復(fù)雜度和約束。可測性設(shè)計：有利于測試的設(shè)計。降低測試的復(fù)雜度和成本。10/9/20218簡單的測試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=010/9/20219可測性設(shè)計舉例可控性：可觀性：10/9/202110基本概念

5、1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。10/9/202111故障舉例物理缺陷邏輯等效10/9/202112邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性10/9/202113故障的等效和從屬故障等效故障從屬故障類型與測試碼測試碼故障ABCZ1110A/0,B/0,C/0,Z/10111A/1,Z/01011B/1,Z/01101C/1,Z/010/9/202114基本概念2：測試向量和測試圖形測試向量：加載到集成電路的輸入信號稱為測試向量（

6、或測試矢量）。測試圖形：測試向量以及集成電路對這些輸入信號的響應(yīng)合在一起成為集成電路的測試圖形。10/9/202115測試儀測試儀是測試集成電路的儀器。它負責(zé)按照測試向量對集成電路加入激勵，同時觀測響應(yīng)。目前，測試儀一般都是同步的，按照時鐘節(jié)拍從存儲器中調(diào)入測試向量。10/9/202116測試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)20

7、15153Tester_Timesets66612Tester_Strobe222610/9/202117測試儀特點同步時序激勵的波形有限響應(yīng)的測試時刻有限支持clockburst10/9/202118測試儀的規(guī)定波形舉例break管腳信號圖10/9/202119測試儀的規(guī)定波形舉例測試碼規(guī)定圖1：10/9/202120測試儀的規(guī)定波形舉例測試碼規(guī)定圖2：10/9/202121測試向量的生成人工法程序自動生成自測試10/9/202122手工生成故障建立故障傳播決策及測試碼生成10/9/202123故障圖10/9/202124手