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1、集成電路的可測(cè)試性設(shè)計(jì)集成電路的復(fù)雜度要求計(jì)算機(jī)技術(shù)的發(fā)展10/9/20211一、集成電路的設(shè)計(jì)驗(yàn)證1、功能驗(yàn)證技術(shù)功能驗(yàn)證的目的是保證設(shè)計(jì)實(shí)現(xiàn)符合規(guī)格定義，保證RTL描述與規(guī)格定義的功能一致性。輸入（激勵(lì)）設(shè)計(jì)測(cè)試輸出（響應(yīng)）測(cè)試平臺(tái)設(shè)計(jì)規(guī)范10/9/20212輸入（激勵(lì)）設(shè)計(jì)測(cè)試輸出（響應(yīng)）設(shè)計(jì)規(guī)范期望輸出比較結(jié)果自檢查的TESTbench10/9/202132、時(shí)序分析技術(shù)（STA，StaticTimingAnalysis)時(shí)序分析技術(shù)根據(jù)電路網(wǎng)表的拓?fù)浣Y(jié)構(gòu)，檢查電路中的所有路徑的時(shí)序特性，測(cè)試路徑的理論覆蓋率可以達(dá)到100%。時(shí)序分析無(wú)法驗(yàn)證電路功能的正確性，這一
2、點(diǎn)必須由RTL級(jí)的功能仿真來(lái)保證。一般時(shí)序分析技術(shù)包含以下三個(gè)步驟：A,把設(shè)計(jì)分解為不同的時(shí)序路徑集合B，計(jì)算每條路徑的延遲信息C，檢查所有路徑的延遲，分析是否滿足時(shí)序約束。DQDQ邏輯邏輯邏輯邏輯ACLKZ路徑1路徑2路徑3路徑410/9/20214靜態(tài)時(shí)序分析所要做的主要包括以下內(nèi)容：A、建立時(shí)間和保持時(shí)間B、門控時(shí)鐘檢查。C、時(shí)鐘脈沖寬度檢查(高電平寬度和低電平寬度）。DQDQ邏輯邏輯CLK數(shù)據(jù)路徑時(shí)鐘路徑A、建立時(shí)間檢查的目的是確保數(shù)據(jù)在時(shí)鐘的有效沿到來(lái)之前到達(dá)。如上圖所示，數(shù)據(jù)不能到達(dá)太晚。我們可以得到時(shí)序路徑的時(shí)間余量（Slack)的計(jì)算公式。Slack=(時(shí)
3、鐘有效沿最早到達(dá)的時(shí)間-寄存器固有的建立時(shí)間）-數(shù)據(jù)到達(dá)的最早時(shí)間Slack不能為負(fù)數(shù)。10/9/20215保持時(shí)間的檢查是為了確保數(shù)據(jù)在時(shí)鐘的有效沿后能夠穩(wěn)定并保持足夠長(zhǎng)的時(shí)間使時(shí)鐘能夠正確的采樣到數(shù)據(jù)。B、對(duì)于有門控電路的時(shí)鐘設(shè)計(jì)，時(shí)鐘有兩種狀態(tài)，關(guān)斷和使能。clkclkengateclkclkclkengateclkRequiredgate時(shí)鐘不全時(shí)鐘毛刺10/9/202163、形式驗(yàn)證技術(shù)（formalverification)形式驗(yàn)證技術(shù)是一種靜態(tài)驗(yàn)證手段，根據(jù)電路結(jié)構(gòu)，靜態(tài)的判斷兩個(gè)設(shè)計(jì)在功能上是否等價(jià)。常用來(lái)判斷一個(gè)設(shè)計(jì)在修改前和修改后其功能是否保持一致。R
4、TL設(shè)計(jì)綜合優(yōu)化測(cè)試結(jié)構(gòu)插入I/O插入布局時(shí)鐘樹插入布線ECO綜合的結(jié)果是不是所設(shè)計(jì)。后面的設(shè)計(jì)在功能上與原始設(shè)計(jì)相同嗎。10/9/20217二、集成電路測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。測(cè)試的基本情況：封裝前后都需要進(jìn)行測(cè)試。測(cè)試與驗(yàn)證的區(qū)別：目的、方法和條件測(cè)試的難點(diǎn)：復(fù)雜度和約束?？蓽y(cè)性設(shè)計(jì)：有利于測(cè)試的設(shè)計(jì)。降低測(cè)試的復(fù)雜度和成本。10/9/20218簡(jiǎn)單的測(cè)試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=010/9/20219可測(cè)性設(shè)計(jì)舉例可控性：可觀性：10/9/202110基本概念
5、1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。10/9/202111故障舉例物理缺陷邏輯等效10/9/202112邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。 表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性10/9/202113故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼測(cè)試碼故障ABCZ1110A/0,B/0,C/0,Z/10111A/1,Z/01011B/1,Z/01101C/1,Z/010/9/202114基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入信號(hào)稱為測(cè)試向量（
6、或測(cè)試矢量）。測(cè)試圖形：測(cè)試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測(cè)試圖形。10/9/202115測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測(cè)響應(yīng)。目前，測(cè)試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測(cè)試向量。10/9/202116測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)20
7、15153Tester_Timesets66612Tester_Strobe222610/9/202117測(cè)試儀特點(diǎn)同步時(shí)序激勵(lì)的波形有限響應(yīng)的測(cè)試時(shí)刻有限支持clockburst10/9/202118測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖10/9/202119測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：10/9/202120測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：10/9/202121測(cè)試向量的生成人工法程序自動(dòng)生成自測(cè)試10/9/202122手工生成故障建立故障傳播決策及測(cè)試碼生成10/9/202123故障圖10/9/202124手
