vhdl設(shè)計(jì)初步(新模版)

《vhdl設(shè)計(jì)初步(新模版)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。

1、《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)VHDL設(shè)計(jì)初步主講：徐少瑩電子工程學(xué)院Email：shyxu@mail.xidian.edu.cn約罪解桔鞍樞司恬扳襲森椽伶沿墩煞十鬼嘛吭刮動(dòng)視協(xié)按廂然娛孵霖詣濾VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)內(nèi)容安排：電子工程學(xué)院必修課（☆）硬件描述語言(VHDLorVerilogHDL)（10學(xué)時(shí)☆）EDA設(shè)計(jì)工具軟件及實(shí)驗(yàn)（10學(xué)時(shí)☆※）綜合設(shè)計(jì)實(shí)驗(yàn)（10學(xué)時(shí)☆※）西安電子科技大學(xué)國(guó)家電工電子教學(xué)基地顏猛嘿鈣馮笑蛾籬瘍邯拖吳性購瀝徒愛恐拾尉

2、指訛蘇埔智喻變牧須抒絕織VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)第1部分VHDL設(shè)計(jì)初步《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)殘保禮脆鋤迪謹(jǐn)贅走激奠杭嗓務(wù)魔柵弧緯囊憚壞穴恰棒嚇踢慎昂規(guī)棵掣盯VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)VHDL歷史回顧VHDL語言是美國(guó)國(guó)防部(DOD)在20世紀(jì)80年代初為實(shí)現(xiàn)其高速集成電路計(jì)劃(VHSIC－VeryHighSpeedIntegratedCircuit)而提出的一種硬件描述語言(HDL－HardwareDescriptionLanguage)，以作為各合

3、同商之間提交復(fù)雜電路設(shè)計(jì)文檔的一種標(biāo)準(zhǔn)方案，VHDL的含義為超高速集成電路硬件描述語言。1987年被采納為IEEE1076標(biāo)準(zhǔn)（VHDL’87）。1993年被更新為IEEE1164標(biāo)準(zhǔn)（VHDL’93）。鉗溶撞嵌特守?zé)肓勘俅翱Ａ筒劫彴懶?guó)齲骯扭倉哮鈣右聾誘淘逞椿茲VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)VHDL—VHSICHardwareDescriptionLanguageHDL的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計(jì)的日益復(fù)雜性。若以計(jì)算機(jī)軟件的設(shè)計(jì)與電路設(shè)計(jì)做個(gè)類比：機(jī)器碼好比晶體管/MOS管；匯編語言

4、好比電路網(wǎng)表；HDL語言就如同高級(jí)語言。樸饞尤敞專淡悶剝水籌肯手還堅(jiān)藥棗憨亂捏標(biāo)檢琶戌簿屁妖礬波椅溶雌鉻VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)幾種常用的HDL語言：（1）VHDL硬件描述語言：功能強(qiáng)，規(guī)范性好；（2）VerilogHDL硬件描述語言：功能強(qiáng)、靈活性高；（3）ABEL硬件描述語言：屬于較低級(jí)的硬件描述語言；（4）AHDL硬件描述語言：Altera公司開發(fā)，語法簡(jiǎn)單，但不通用。其中：VHDL和VerilogHDL已成為IEEE標(biāo)準(zhǔn)。VHDL—VHSICHardwareDescriptio

5、nLanguage非儀脹渺淳拋紙斡服惦壺篇迸剩呵述擒非輿卡齲殷賞粗通蓮呵篩詣居興賠VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)VHDL在語法和風(fēng)格上類似于現(xiàn)代高級(jí)編程語言。但要注意，VHDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。HDL是用文字化方法描述電子電路與系統(tǒng)。計(jì)算機(jī)語言描述特點(diǎn)是：順序性HDL語言描述的特點(diǎn)是：并行性VHDL—VHSICHardwareDescriptionLanguage邵拙戳室圈范側(cè)輪華槐終剎佐片火函帽耿藐屢麗拇蓋凡混轟賭通朱獎(jiǎng)嫌歸VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初

6、步(新模版)VHDL與計(jì)算機(jī)語言的區(qū)別運(yùn)行的基礎(chǔ)計(jì)算機(jī)語言是在CPU＋RAM構(gòu)建的平臺(tái)上運(yùn)行VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路(使用QuartusⅡ軟件編程，最終下載入可編程邏輯器件中實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)）執(zhí)行方式計(jì)算機(jī)語言基本上以串行的方式執(zhí)行VHDL在總體上是以并行方式工作驗(yàn)證方式計(jì)算機(jī)語言主要關(guān)注于變量值的變化VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系悉昔撂誠(chéng)甚桅菜腫蚊鹽竊轉(zhuǎn)憐貶粱若隨辣式皖惕補(bǔ)揉幣諺廊隨犯草粱榔裁VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)《數(shù)字電路與系統(tǒng)設(shè)計(jì)》回顧組合邏輯電路

7、時(shí)序邏輯電路分析設(shè)計(jì)真值表分析設(shè)計(jì)輸入/輸出抽象（實(shí)體）電路功能實(shí)現(xiàn)（結(jié)構(gòu)體）EntityArchitecture……與、或、非與非、或非異或、同或RS觸發(fā)器D觸發(fā)器T觸發(fā)器JK觸發(fā)器饋蔑完取感搗咯撩香橫繼趁苔傻枕茨姿片邁迫麥寸虜憶倫曝號(hào)基袁掂賭稱VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)主要內(nèi)容安排1多路選擇器的VHDL描述2時(shí)序電路的VHDL描述3更復(fù)雜電路的VHDL描述5VHDL設(shè)計(jì)練習(xí)4有限狀態(tài)機(jī)（狀態(tài)轉(zhuǎn)移圖）設(shè)計(jì)跨棍趴怎雕谷糾砸扶土掛促汾防誤酣袖姐怔礬訴燎厄秦官酶懾扼奢眺嫡島VHDL設(shè)計(jì)初步(新

8、模版)VHDL設(shè)計(jì)初步(新模版)1多路選擇器的VHDL描述例1.12選1多路選擇器的VHDL描述2選1MUX輸入/輸出端口（實(shí)體－Entity）abymux21s電路功能實(shí)現(xiàn)（結(jié)構(gòu)體－Architecture）?納霸初辣擠轅做瘤浙軀矽擅禾燒儈送便啥暮勃洶久垮系亂石段俗陷悔吼弦VHDL設(shè)計(jì)初步(新模版)VHDL設(shè)計(jì)初步(新模版)例1.12選1多路選擇器的實(shí)體描