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《vhdl設(shè)計初步(新模版)31716【課件》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、《數(shù)字電路與系統(tǒng)設(shè)計》EDA實驗VHDL設(shè)計初步VHDL歷史回顧VHDL語言是美國國防部(DOD)在20世紀80年代初為實現(xiàn)其高速集成電路計劃(VHSIC－VeryHighSpeedIntegratedCircuit)而提出的一種硬件描述語言(HDL－HardwareDescriptionLanguage)，以作為各合同商之間提交復(fù)雜電路設(shè)計文檔的一種標準方案，VHDL的含義為超高速集成電路硬件描述語言。1987年被采納為IEEE1076標準（VHDL’87）。1993年被更新為IEEE1164標準（VHDL’93）。
2、VHDL—VHSICHardwareDescriptionLanguageHDL的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計的日益復(fù)雜性。若以計算機軟件的設(shè)計與電路設(shè)計做個類比：機器碼好比晶體管/MOS管；匯編語言好比電路網(wǎng)表；HDL語言就如同高級語言。幾種常用的HDL語言：（1）VHDL硬件描述語言：功能強，規(guī)范性好；（2）VerilogHDL硬件描述語言：功能強、靈活性高；（3）ABEL硬件描述語言：屬于較低級的硬件描述語言；（4）AHDL硬件描述語言：Altera公司開發(fā)，語法簡單，但不通用。其中：VHDL和VerilogHDL
3、已成為IEEE標準。VHDL—VHSICHardwareDescriptionLanguageVHDL在語法和風格上類似與現(xiàn)代高級編程語言。但要注意，VHDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。HDL是用文字化方法描述電子電路與系統(tǒng)。計算機語言描述特點是：順序性HDL語言描述的特點是：并行性VHDL—VHSICHardwareDescriptionLanguageVHDL與計算機語言的區(qū)別運行的基礎(chǔ)計算機語言是在CPU＋RAM構(gòu)建的平臺上運行VHDL設(shè)計的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路執(zhí)行方式計算機語
4、言基本上以串行的方式執(zhí)行VHDL在總體上是以并行方式工作驗證方式計算機語言主要關(guān)注于變量值的變化VHDL要實現(xiàn)嚴格的時序邏輯關(guān)系《數(shù)字電路與系統(tǒng)設(shè)計》回顧組合邏輯電路時序邏輯電路分析設(shè)計真值表分析設(shè)計輸入/輸出抽象（實體）電路功能實現(xiàn)（結(jié)構(gòu)體）EntityArchitecture……與、或、非與非、或非異或、同或RS觸發(fā)器D觸發(fā)器T觸發(fā)器JK觸發(fā)器主要內(nèi)容安排1多路選擇器的VHDL描述2時序電路的VHDL描述3更復(fù)雜電路的VHDL描述4習題1多路選擇器的VHDL描述例1.12選1多路選擇器的VHDL描述2選1輸入/輸出
5、端口（實體－Entity）abymux21s電路功能實現(xiàn)（結(jié)構(gòu)體－Architecture）?例1.12選1多路選擇器的實體描述1多路選擇器的VHDL描述abymux21sENTITYmux21ISPORT（a,b:INBIT;S:INBIT;y:OUTBIT);ENDENTITYmux21;說明：以關(guān)鍵字ENTITY引導(dǎo)，以END(ENTITY)xxx結(jié)尾的語句部分，稱為實體。描述電路的外部情況及接口性質(zhì)。ENTITYmux21ISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYm
6、ux21;ARCHITECTUREoneOFmux21ISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例1.12選1多路選擇器的結(jié)構(gòu)體描述1(行為描述)abymux21sS=0S=1abyS說明：以關(guān)鍵字ARCHITECTURE引導(dǎo)，以END(ARCHITECTURE)xxx結(jié)尾的語句部分，稱為結(jié)構(gòu)體。描述電路的內(nèi)部邏輯功能或電路結(jié)構(gòu)。1多路選擇器的VHDL描述例1.12選1多路選擇器的結(jié)構(gòu)體描述2(原理圖描述)……ARCHITECTUREoneOFmux21ISSIGNALd
7、,e:BIT;--d,e為內(nèi)部信號BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;abymux21s1多路選擇器的VHDL描述例1.12選1多路選擇器的結(jié)構(gòu)體描述3(布爾方程描述)1多路選擇器的VHDL描述y<=(aAND(NOTs))OR(bANDs);ARCHITECTUREbehaveOFmux21ISBEGINENDbehave;……y=as+bsabymux21s說明：以上三種結(jié)構(gòu)體描述都是并行語句例1.12選1多路選擇器的結(jié)構(gòu)體描述4(進程描述)
8、1多路選擇器的VHDL描述S=0S=1abySabymux21s……ARCHITECTUREoneOFmux21ISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;--a,b,s為敏感信號表2選1多路選擇器功能
