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1、《數(shù)字電路與系統(tǒng)設(shè)計》EDA實(shí)驗(yàn)VHDL設(shè)計初步主講：徐少瑩電子工程學(xué)院Email：shyxu@mail.xidian.edu.cn《數(shù)字電路與系統(tǒng)設(shè)計》EDA實(shí)驗(yàn)內(nèi)容安排：電子工程學(xué)院必修課（☆）硬件描述語言(VHDLorVerilogHDL)（10學(xué)時☆）EDA設(shè)計工具軟件及實(shí)驗(yàn)（10學(xué)時☆※）綜合設(shè)計實(shí)驗(yàn)（10學(xué)時☆※）西安電子科技大學(xué)國家電工電子教學(xué)基地第1部分VHDL設(shè)計初步《數(shù)字電路與系統(tǒng)設(shè)計》EDA實(shí)驗(yàn)VHDL歷史回顧VHDL語言是美國國防部(DOD)在20世紀(jì)80年代初為實(shí)現(xiàn)其高速集成電路計劃(VHSIC－VeryHighSpeedIntegrate
2、dCircuit)而提出的一種硬件描述語言(HDL－HardwareDescriptionLanguage)，以作為各合同商之間提交復(fù)雜電路設(shè)計文檔的一種標(biāo)準(zhǔn)方案，VHDL的含義為超高速集成電路硬件描述語言。1987年被采納為IEEE1076標(biāo)準(zhǔn)（VHDL’87）。1993年被更新為IEEE1164標(biāo)準(zhǔn)（VHDL’93）。VHDL—VHSICHardwareDescriptionLanguageHDL的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計的日益復(fù)雜性。若以計算機(jī)軟件的設(shè)計與電路設(shè)計做個類比：機(jī)器碼好比晶體管/MOS管；匯編語言好比電路網(wǎng)表；HDL語言就如同高級語言。幾種常用的
3、HDL語言：（1）VHDL硬件描述語言：功能強(qiáng)，規(guī)范性好；（2）VerilogHDL硬件描述語言：功能強(qiáng)、靈活性高；（3）ABEL硬件描述語言：屬于較低級的硬件描述語言；（4）AHDL硬件描述語言：Altera公司開發(fā)，語法簡單，但不通用。其中：VHDL和VerilogHDL已成為IEEE標(biāo)準(zhǔn)。VHDL—VHSICHardwareDescriptionLanguageVHDL在語法和風(fēng)格上類似于現(xiàn)代高級編程語言。但要注意，VHDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。HDL是用文字化方法描述電子電路與系統(tǒng)。計算機(jī)語言描述特點(diǎn)是：順序性HDL語言描述的特點(diǎn)是：并
4、行性VHDL—VHSICHardwareDescriptionLanguageVHDL與計算機(jī)語言的區(qū)別運(yùn)行的基礎(chǔ)計算機(jī)語言是在CPU＋RAM構(gòu)建的平臺上運(yùn)行VHDL設(shè)計的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路(使用QuartusⅡ軟件編程，最終下載入可編程邏輯器件中實(shí)現(xiàn)一個數(shù)字系統(tǒng)）執(zhí)行方式計算機(jī)語言基本上以串行的方式執(zhí)行VHDL在總體上是以并行方式工作驗(yàn)證方式計算機(jī)語言主要關(guān)注于變量值的變化VHDL要實(shí)現(xiàn)嚴(yán)格的時序邏輯關(guān)系《數(shù)字電路與系統(tǒng)設(shè)計》回顧組合邏輯電路時序邏輯電路分析設(shè)計真值表分析設(shè)計輸入/輸出抽象（實(shí)體）電路功能實(shí)現(xiàn)（結(jié)構(gòu)體）EntityArchit
5、ecture……與、或、非與非、或非異或、同或RS觸發(fā)器D觸發(fā)器T觸發(fā)器JK觸發(fā)器主要內(nèi)容安排1多路選擇器的VHDL描述2時序電路的VHDL描述3更復(fù)雜電路的VHDL描述5VHDL設(shè)計練習(xí)4有限狀態(tài)機(jī)（狀態(tài)轉(zhuǎn)移圖）設(shè)計1多路選擇器的VHDL描述例1.12選1多路選擇器的VHDL描述2選1MUX輸入/輸出端口（實(shí)體－Entity）abymux21s電路功能實(shí)現(xiàn)（結(jié)構(gòu)體－Architecture）?例1.12選1多路選擇器的實(shí)體描述1多路選擇器的VHDL描述abymux21sENTITYmux21ISPORT（a,b:INBIT;S:INBIT;y:OUTBIT);EN
6、DENTITYmux21;說明：以關(guān)鍵字ENTITY引導(dǎo)，以END(ENTITY)xxx結(jié)尾的語句部分，稱為實(shí)體。描述電路的外部情況及接口性質(zhì)。ENTITYmux21ISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21;ARCHITECTUREoneOFmux21ISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例1.12選1多路選擇器的結(jié)構(gòu)體描述1(行為描述)abymux21sS=0S=1abyS說明：以關(guān)鍵字ARCHITECTURE引導(dǎo)，以END(ARCHITECTURE)xx
7、x結(jié)尾的語句部分，稱為結(jié)構(gòu)體。描述電路的內(nèi)部邏輯功能或電路結(jié)構(gòu)。1多路選擇器的VHDL描述例1.12選1多路選擇器的結(jié)構(gòu)體描述2(原理圖描述)……ARCHITECTUREoneOFmux21ISSIGNALd,e:BIT;--d,e為內(nèi)部信號BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;abymux21s1多路選擇器的VHDL描述例1.12選1多路選擇器的結(jié)構(gòu)體描述3(布爾方程描述)1多路選擇器的VHDL描述y<=(aAND(NOTs))OR(bANDs);ARCHITECTUREbehaveOFm
