vhdl設(shè)計(jì)初步(新模版)32316【課件

《vhdl設(shè)計(jì)初步(新模版)32316【課件》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。

1、《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)VHDL設(shè)計(jì)初步主講：徐少瑩電子工程學(xué)院Email：shyxu@mail.xidian.edu.cn《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)內(nèi)容安排：電子工程學(xué)院必修課（☆）硬件描述語(yǔ)言(VHDLorVerilogHDL)（10學(xué)時(shí)☆）電子工程學(xué)院必修課及限選、校任選課（※）EDA設(shè)計(jì)工具軟件及實(shí)驗(yàn)（10學(xué)時(shí)☆※）SOPC及NiosII嵌入式系統(tǒng)設(shè)計(jì)（10學(xué)時(shí)※）綜合設(shè)計(jì)實(shí)驗(yàn)（10學(xué)時(shí)☆※）西安電子科技大學(xué)國(guó)家電工電子教學(xué)基地西電－AlteraEDA/SOPC聯(lián)合實(shí)驗(yàn)室及培訓(xùn)中心（E樓II-401）第1部分V

2、HDL設(shè)計(jì)初步《數(shù)字電路與系統(tǒng)設(shè)計(jì)》EDA實(shí)驗(yàn)VHDL歷史回顧VHDL語(yǔ)言是美國(guó)國(guó)防部(DOD)在20世紀(jì)80年代初為實(shí)現(xiàn)其高速集成電路計(jì)劃(VHSIC－VeryHighSpeedIntegratedCircuit)而提出的一種硬件描述語(yǔ)言(HDL－HardwareDescriptionLanguage)，以作為各合同商之間提交復(fù)雜電路設(shè)計(jì)文檔的一種標(biāo)準(zhǔn)方案，VHDL的含義為超高速集成電路硬件描述語(yǔ)言。1987年被采納為IEEE1076標(biāo)準(zhǔn)（VHDL’87）。1993年被更新為IEEE1164標(biāo)準(zhǔn)（VHDL’93）。VHDL—VHS

3、ICHardwareDescriptionLanguageHDL的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計(jì)的日益復(fù)雜性。若以計(jì)算機(jī)軟件的設(shè)計(jì)與電路設(shè)計(jì)做個(gè)類比：機(jī)器碼好比晶體管/MOS管；匯編語(yǔ)言好比電路網(wǎng)表；HDL語(yǔ)言就如同高級(jí)語(yǔ)言。幾種常用的HDL語(yǔ)言：（1）VHDL硬件描述語(yǔ)言：功能強(qiáng)，規(guī)范性好；（2）VerilogHDL硬件描述語(yǔ)言：功能強(qiáng)、靈活性高；（3）ABEL硬件描述語(yǔ)言：屬于較低級(jí)的硬件描述語(yǔ)言；（4）AHDL硬件描述語(yǔ)言：Altera公司開發(fā)，語(yǔ)法簡(jiǎn)單，但不通用。其中：VHDL和VerilogHDL已成為IEEE標(biāo)準(zhǔn)。VHDL—

4、VHSICHardwareDescriptionLanguageVHDL在語(yǔ)法和風(fēng)格上類似于現(xiàn)代高級(jí)編程語(yǔ)言。但要注意，VHDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。HDL是用文字化方法描述電子電路與系統(tǒng)。計(jì)算機(jī)語(yǔ)言描述特點(diǎn)是：順序性HDL語(yǔ)言描述的特點(diǎn)是：并行性VHDL—VHSICHardwareDescriptionLanguageVHDL與計(jì)算機(jī)語(yǔ)言的區(qū)別運(yùn)行的基礎(chǔ)計(jì)算機(jī)語(yǔ)言是在CPU＋RAM構(gòu)建的平臺(tái)上運(yùn)行VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路(使用QuartusⅡ軟件編程，最終下載入可編程邏輯器件中實(shí)

5、現(xiàn)一個(gè)數(shù)字系統(tǒng)）執(zhí)行方式計(jì)算機(jī)語(yǔ)言基本上以串行的方式執(zhí)行VHDL在總體上是以并行方式工作驗(yàn)證方式計(jì)算機(jī)語(yǔ)言主要關(guān)注于變量值的變化VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系《數(shù)字電路與系統(tǒng)設(shè)計(jì)》回顧組合邏輯電路時(shí)序邏輯電路分析設(shè)計(jì)真值表分析設(shè)計(jì)輸入/輸出抽象（實(shí)體）電路功能實(shí)現(xiàn)（結(jié)構(gòu)體）EntityArchitecture……與、或、非與非、或非異或、同或RS觸發(fā)器D觸發(fā)器T觸發(fā)器JK觸發(fā)器主要內(nèi)容安排1多路選擇器的VHDL描述2時(shí)序電路的VHDL描述3更復(fù)雜電路的VHDL描述5VHDL設(shè)計(jì)練習(xí)4有限狀態(tài)機(jī)（狀態(tài)轉(zhuǎn)移圖）設(shè)計(jì)1多路選擇器的VHD

6、L描述例1.12選1多路選擇器的VHDL描述2選1MUX輸入/輸出端口（實(shí)體－Entity）abymux21s電路功能實(shí)現(xiàn)（結(jié)構(gòu)體－Architecture）?例1.12選1多路選擇器的實(shí)體描述1多路選擇器的VHDL描述abymux21sENTITYmux21ISPORT（a,b:INBIT;S:INBIT;y:OUTBIT);ENDENTITYmux21;說明：以關(guān)鍵字ENTITY引導(dǎo)，以END(ENTITY)xxx結(jié)尾的語(yǔ)句部分，稱為實(shí)體。描述電路的外部情況及接口性質(zhì)。ENTITYmux21ISPORT(a,b:INBIT;s:

7、INBIT;y:OUTBIT);ENDENTITYmux21;ARCHITECTUREoneOFmux21ISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例1.12選1多路選擇器的結(jié)構(gòu)體描述1(行為描述)abymux21sS=0S=1abyS說明：以關(guān)鍵字ARCHITECTURE引導(dǎo)，以END(ARCHITECTURE)xxx結(jié)尾的語(yǔ)句部分，稱為結(jié)構(gòu)體。描述電路的內(nèi)部邏輯功能或電路結(jié)構(gòu)。1多路選擇器的VHDL描述例1.12選1多路選擇器的結(jié)構(gòu)體描述2(原理圖描述)……ARCHITECTURE

8、oneOFmux21ISSIGNALd,e:BIT;--d,e為內(nèi)部信號(hào)BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;abymux21s1多路選擇器的VHDL描述例1.1